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현재로는 드물게 2개의 파운드리에서 제조

아이폰6s/6s 플러스 칩이 2개의 다른 파운드리에서 제조되고 있는 것이 화제다. 아이폰6s/6s 플러스의 핵심 SoC(System on a Chip)인 "Apple A9"은 애플의 발표대로 새 트랜지스터 아키텍처인 FinFET 3D트랜지스터 기반이었다. 놀랍게도 지금까지의 Apple A시리즈 SoC와 달리 제조는 하나의 파운드리가 아니라 두군데의 파운드리에 2개의 프로세스 기술에 걸친 것 같다. 삼성의 14nm 공정과 TSMC의 16nm 공정이다.

왜 2종류의 프로세스로 생산된 A9이 있는 것이 그렇게 놀라운 것일까. 그것은 현재의 첨단 프로세스 기술에서 고성능 SoC의 경우 2가지 소스를 위한 설계에는 막대한 비용과 노력이 필요하기 때문이다. A9 같은 복잡하고 성능과 전력 비용(PPA:Performance, Power, Area)의 튜닝이 요구되는 칩의 경우에는 시간이 걸린다. 물론 반도체 제조에 필요한 마스크의 비용도 배가 된다.

그래도 한 프로세스의 제조를 시작하고 뒤늦게 다른 프로세스의 제조를 시작하는 케이스는 있다. A제품용 A칩을 한 프로세스에서 제조하고 B제품용 A칩은 다른 프로세스를 쓴다는 식의 패턴이다. 그러나 발매시 제품에 2종류의 파운드리에서 설계의 칩을 투입하는 것은 매우 이례적이다. 2개의 다른 프로세스에 최적화 된 물리 설계를 병행해야 하기 때문이다. 그런 일반적이지 않은 것을 이번에 Apple 하고 있는 것 같다.

파운드리와 인텔의 프로세스 로드맵

동일 칩 제조에서 명백히 드러난 삼성/GF FinFET 프로세스의 스케일링

2파운드리의 A9 발단의 하나는 아이폰6s/6s 플러스의 분해를 실시한 칩 분석 기업 chipsorks의 테크 블로그에서 TSMC 버전과 삼성 버전의 존재가 지적된 것이다. TSMC와 삼성은 파운드리 중에서 현재 FinFET 프로세스를 양산할 수 있는 2대 기업이다. 삼성은 "14nm", TSMC는 "16nm"의 프로세스 노드 이름으로 FinFET 프로세스를 제공하고 있다.

 

이 "14"와 "16" 등의 프로세스 노드 숫자는 실체가 있는 숫자가 아니라 상대적인 지표로 붙여진 제품 번호 같은 것이다. TSMC 16nm과 삼성 14nm는 모두 배선층 배선 간의 거리인 메탈 피치(Metal Pitch)는 전 세대의 20nm 공정과 같은 64nm(M1)피치를 채택하고 있다. 인텔의 14nm 공정 같은 52nm라는 좁은 메탈 피치의 프로세스가 아니라는 것.

다만 까다롭기는 삼성측의 프로세스는 게이트 간 간격으로 게이트 피치(Gate Pitch)가 TSMC의 표준보다 좁다. 그래서 같은 칩을 레이아웃 한다면 삼성 프로세스의 다이가 작아진다.

 

삼성/GLOBALFOUNDRIES의 14nm은 TSMC의 16nm와 비교해 작은 칩을 실현한다

실제로 chipworks의 분석 블로그를 보면 A9에 대해서도 삼성 버전은 96㎟인 반면 TSMC 버전은 104.5㎟로 리포트하고 있다. 삼성이 8% 정도 다이가 축소되고 있다. 삼성, GLOBALFOUNDRIES 그룹의 14nm공정은 TSMC의 16nm에 비해 최대 14~15%의 다이 축소가 된다고 설명하고 있었다. 거기까지의 비율은 아니지만 삼성 프로세스 스케일링의 우위성이 동일한 칩을 제조하기에 증명된 것이다. 현재의 첨단 모바일 SoC 다이 사이즈로는 어느 쪽도 적당한 라인이다.

모바일 SoC의 다이 사이즈

프로세스의 차이는 당연히 성능/소비 전력에도 영향을 미치지만 이번에는 아직 거기까지 보이지 않는다. 다만 두 프로세스 모두 FinFET이라 누설 전류(Leakage)는 종전 프로세스보다 대폭 개선된다. 참고로 지금까지의 Apple A시리즈의 제조 프로세스는 삼성의 45nm(A4/A5)→ 32nm(A6)→ 28nm(A7), TSMC의 20nm(A8), 그리고 이번 삼성 14nm/TSMC 16nm(A9)으로 바뀌고 있다.

    

FinFET의 비교

출처 - http://pc.watch.impress.co.jp/docs/column/kaigai/20151001_723559.html

매사추세츠 공대(MIT)의 연구팀은 딱딱하고 투명 유리를 조형할 수 있는 3D프린터를 개발했다고 밝혔다.

지금까지 유리 대응의 3D프린터에 대한 내용은 있었지만 유리를 녹여서 노즐에서 내리기에는 매우 높은 온도가 필요하다는 점이 과제였다. 과거에는 작은 유리 분자를 소결 기술로 저온 융합시키는 것도 있었으나 이 경우 유리에 특징적인 딱딱하고 투명하다는 성질을 잃고 취약하며 탁한 것으로 밖에 조형하지 못했다.

이번에 옥스만팀이  개발한 것은 유리 재료를 넣고 호퍼에서 노즐까지 약 1,000℃의 온도로 유지할 수 있는 구조로 녹은 유리를 노즐에서 배출하도록 했다. 이에 의해 컵 같은 딱딱하고 투명한 조형물을 생성할 수 있게 됐다.

여기에서의 과제는 유리의 필라멘트를 조형물의 각층이 제대로 붙기 위한 충분한 고온으로 있으면서도 조형물 전체가 녹아 형태를 잃지 않을 정도의 온도로 유지하는 것이었다. 이 팀은 녹은 유리 저수지 노즐 조형물을 지원하는 블록을 각각 다른 온도로 제어할 수 있도록 함으로써 이 문제를 해결했다.

앞으로 이 연구팀은 가압에 의한 고 정밀도화 및 유리의 채색 등의 대응 등을 진행할 예정이다.

MSI의 초소형 베어본 큐비(Cubi) 시리즈의 3가지 모델이 9월 26일부터 발매한다. 가격은 모두 오픈 프라이스.

큐비 시리즈는 부피 0.45L 초소형 베어본으로 제 5세대 Core 프로세서로 된 Broadwell-U 탑재가 특징. Mini DisplayPort의 4K/60Hz출력에 대응하고 Broadwell-U와 자체 전력 절약 설계로 최대 부하시라도 총 소비 전력이 30W 임을 강조. VESA규격의 마운트 대응해 디스플레이 뒤에 설치할 수 있다.

탑재 CPU의 차이로 3가지 모델을 준비. Core i7-5500U 탑재 "Cubi-055BJP-W7550UXX" Core i5-5200U 탑재 Cubi-053BJP-W5520UXX, Core i3-5005U 탑재 Cubi-054BJP-W3500UXX. 베어 본 킷에 메모리, 스토리지, OS는 별도로 준비 할 필요가 있다.

주요 사양은 공통으로 DDR3L 메모리 슬롯 ×2, m-SATA 슬롯, 2.5인치 드라이브 대응 SATA슬롯을 탑재한다.

인터페이스는 IEEE 802.11a/b/g/n/ac 대응 무선 LAN+Bluetooth 4.0(Intel 3160), Gigabit Ethernet, USB 3.0 ×4, HDMI 출력, Mini DisplayPort 출력을 갖춘다.

본체 크기는 115×111×35mm(폭×두께×높이), 무게는 약 380g.

출처 - http://pc.watch.impress.co.jp/docs/news/20150915_721135.html

핀란드 퓨처마크(FutureMark)는 개발 중인 가상 현실(VR)용 벤치마크 소프트웨어 "VRMark"를 발표했다. 2015년 중 파트너 기업으로 테스트 계정이 나올 예정.

VRMark는 하드웨어와 소프트웨어를 조합해 VR 시스템의 성능을 측정하는 벤치마크 소프트웨어로 주로 VR 제작자, 애널리스트, 언론을 위해 만들어졌다.

VRMark는 VR을 실행하는 시스템이 사진, 비디오 게임, 시뮬레이션 등의 컨텐츠를 통하여 높은 품질로 VR 체험을 제공할 수 있을지 그 능력을 테스트한다.

구체적으로는 VR 헤드셋 탑재 센서의 프레임 지연, 반응성, 정확성 외 시스템이 일관성 높은 프레임 레이트를 유지할 수 있는지 품질이나 컨텐츠를 바꿔 측정한다.

Futuremark는 VR 시스템에서 위화감을 줄이려면 저 지연이 주요 요인이 된다고 밝혔고, 프레임 레이트의 변동에 민감한 VR 시스템에서 원활하고 안정된 프레임 레이트를 유지함으로서 가상 현실의 "3D 멀미"를 회피할 수 있다.

또한 조사 회사 SuperData Research에 따르면 2016년 말에는 VR 사용자가 1,080만명에 이를 것이라고 전망했다.

인간의 대뇌와 컴퓨터를 어떤 형태로 연결하여 컴퓨터에서 뇌신경의 신호를 읽거나 컴퓨터에서 뇌신경에 자극을 주는 방법은 과거부터 연구되어 왔다. 사지를 움직이는 신호를 취득하면 의수와 의족 등의 개발에 도움이 될 가능성이 있다. 음향 센서나 이미지 센서 등에서 외부로부터 취득한 신호를 컴퓨터로 대뇌가 이해할 수 있는 형태로 변환하고 뇌신경에 보내면 청각 및 시각의 대용이 될 수 있다. 그 외에도 여러가지에 응용될 수 있다.

대뇌와 컴퓨터를 전기적으로 접속하려면 생체에 다수의 전극을 심고, 유선 혹은 무선으로 신호를 교환할 필요가 있다. 하지만 케이블과 전원 장치 등의 존재는 생체에 매우 큰 부담이 될 수 있다.

생체의 부담을 덜기에는 작고 가볍고, 무해하고 외부와 비접촉으로 신호와 전력을 교환 가능한 모듈이 바람직하다. 미국 캘리포니아 대학교 샌디에고(University of California, San Diego)의 연구팀은 그런 기능을 갖춘 실리콘 다이(뉴런 인터페이스 SoC)를 개발했다. 그리고 개발 성과를 VLSI 심포지엄에서 발표했다.(강연 번호 C6.1)

캘리포니아 대학교 샌디에고가 개발한 실리콘 다이(신경 인터페이스 SoC)는 외형 치수가 3×3×0.25mm(폭×두께×높이)로 적다. 이 실리콘 다이를 생체 내부에 넣고, 외부와 전력 및 신호를 주고받는다. 실리콘 다이는 필요한 회로 소자의 거의 모든 것을 집적하고 있으며 외장형 부품은 한가지도 없다. 제조 기술은 180nm의 SOI CMOS 기술이다.

생체에 넣는 SoC는 안테나 코일(L)과 캐패시터(C)를 탑재하고 있다. 이 LC 공진 회로에 외부 190MHz의 고주파 무선으로 전력을 공급한다. SoC는 정류 회로와 바이어스 발생 회로를 탑재하고 있으며 이들 회로를 통해서 필요한 전원을 각부에 제공한다. 전원 전압은 0.8V.

실리콘 다이 표면에는 4개의 작은 전극을 1개 단위로 16단위 전극을 형성하고 있다. 이 전극을 통해서 신경에 전기 자극을 주거나 신경의 전기 신호를 감지하기도 한다. 감지한 신호는 아날로그 전단과 아날로그 디지털 변환 회로를 통한 디지털 데이터다. 데이터의 송수신은 ASK 변조 무선으로 실시한다.

제작한 신경 인터페이스 SoC는 전기 자극으로-3.3~+3.9V의 전압 펄스를 발생할 수 있다. 발생류는 최대 145μ A다. 향후 실험 동물에 SoC를 포함시켜 성능을 평가할 예정이다.

출처 - http://pc.watch.impress.co.jp/docs/news/event/20150619_707836.html

NAND 플래시 메모리 대형 벤더인 SK 하이닉스는 플래시 메모리에 대한 세계 최대 이벤트 "Flash Memory Summit(FMS)"에서 2015년 8월 12일(현지시간) 기조 강연으로 동사의 대용량 NAND 플래시 메모리의 개발 상황을 밝혔다. 또 FMS 전시회 동사 부스에서도 3D NAND 기술의 개발 성과를 선보였다.

NAND 플래시 메모리의 대용량화의 카드는 3D NAND 기술이다. NAND 플래시 메모리의 대형 벤더는 4개(엄밀히는 2개로 2그룹(2개의 연합))로, SK Hynix을 제외한 3개(Samsung Electronics, SanDisk-도시바 연합, Intel-Micron Technology연합)은 올해(2015년) 3월말 현재 3D NAND 기술로 대용량 NAND 플래시 메모리를 양산하고 있거나 양산 계획을 표명했다. 이 탓에 남은 하나인 SK 하이닉스의 동향에 관심이 쏠렸다.

기조 강연에서 SK 하이닉스는 3D NAND 기술에 의한 NAND 플래시 메모리 개발의 로드맵과 현황을 공개했다. 개발 로드맵은 최신 세대가 제 3세대품("3D V3")이다. 최대 용량이 256Gbit의 TLC(3bit/ 셀)품이다. 올해(2015년) 제 4분기(10월~12월)에는 개발을 완료하고 샘플 출하를 시작한다. 양산 시작은 내년(2016년)이다. 전시회의 삼성전자 부스에서는 이 3세대품으로 만들어진 실리콘 웨이퍼 실물이 출품됐다.

제품화가 시작되는 것은 올해(2015년) 3분기에 개발을 완료하는 2세대품("3D V2")이다. 최대 용량이 128Gbit의 MLC(2bit/ 셀)품이다. 전시회 부스에서는 2세대 실리콘 다이를 넣은 응용 제품을 실물 전시하고 있었다. SATA 인터페이스의 512GB SSD와 eMMC5.1사양의 64GB모듈 등이다.

2세대 3D NAND기술(3D V2)에 의한 128Gbit의 NAND 플래시 메모리(MLC품)은 2015년 3분기에 제품화할 예정이다. 초기는 컨슈머 시장용 제품이다. 3세대 3D NAND기술(3D V3)에 의한 256Gbit NAND 플래시 메모리(TLC)는 2015년 4분기에 제품화할 예정이다. 이것도 당초에는 컨슈머 시장용 제품이다. 그리고 내년(2016년) 2분기에 엔터프라이즈 시장의 256Gbit메모리(TLC)를 출하할 예정이다.

메모리 셀의 기억 방식에는 차지 트랩 기술을 채택하고 있다. 차지 트랩 기술은 Samsung과 SanDisk-도시바 연합에서도 채용한 3D NAND 셀 기억 방식이다. SK Hynix는 2010년에 국제 학회 IEDM에서 평면 기술과 같은 기억 방식인 플로팅 게이트 기술의 3D NAND 메모리 셀을 발표했다. 단 이 때 발표한 메모리 셀 구조는 동작과 제조 용이성 등의 논란이 있어 명시되지는 않았다.

SK 하이닉스가 발표한 차지 트랩 기술은 실리콘 질화막(SiN막)을 이용하는 것도 Samsung과 SanDisk-도시바 연합 등과 유사한 기술이다. 독자성은 별로 없지만 업계 표준이 되는 기술이며 원리적인 신뢰성은 높다.

메모리 셀 트랜지스터의 적층 수는 기조 강연과 전시 부스에서는 분명히 나타나고 있지 않다. 다만 기조 강연에서 제시된 메모리 셀 현의 단면 사진에서 3세대품은 적어도 50층의 메모리 셀을 적층 하는 것을 알 수 있다(실제로 센 결과). 또 일부 보도에서는 2세대품을 36층 3세대품을 48층으로 기술하고 있다.

기조 강연에서는 3D NAND 기술의 난관인 메모리 셀 스트링의 전압 편차에 관한 데이터를 보였다. 기다란 원통형의 메모리 셀 현의 형성에는 기다란 구멍을 열어 공정이 존재한다. 공의 지름은 최상층(구멍 입구)에서 넓고 최하층(공의 바닥)이 좁아진다. 이 결과 최상층에서 최하층까지 프로그램 전압 시단과 소거 전압 시단이 반대 방향으로 어긋난다. 이 차이를 보정해야 한다.

또 기다란 메모리 셀 스트링을 수직으로 형성하기도 어렵다. 제조 파라미터에 의해서 메모리 셀 스트링이 돌아 형성되는 것을 단면 사진으로 보였다.

3D NAND 기술은 원리적으로는 좋은 성능을 얻을 것이지만 제조는 매우 어렵다. 그 일단을 엿볼 수 있는 데이터였다.

출처 - http://pc.watch.impress.co.jp/docs/news/event/20150818_716595.html

2014년 7월에 펜티엄의 20주년 기념 모델로 Pentium G3258이 발매됐다. 그래서 이번 기회에 Pentium 20년의 역사를 되돌아보며 지난번 P5 세대를 해설했기에 P6 세대를 해설한다.

P5와 함께 개발이 진행되고 있었던 P6 마이크로 아키텍처

P5 코어의 개발과 병행해 인텔 내부에서는 P6 개발이 시작되고 있었다. 개발 시작은 1990년 6월, 개발 거점 인텔 내 디자인 센터다.

Pentium II 부터 Pentium III 까지 인텔 CPU 로드맵

1990년은 P5가 발매되기 전 i486이 출시되던 시기다. 즉, P6는 P5와 개발 기간이 겹쳤던 것이다.

P6는 초기 컨셉 단계에서 VILW를 비롯한 여러 방식을 검토하기 위해 간단한 DFA(Data Flow Analyzer)로 불리는 시뮬레이션 툴을 작성하는 성능 평가를 실시했다. 그 결과 슈퍼스칼라+아웃 오브 오더 구성이 가장 성능이 높다는 판단에 이른 것으로 보인다.

그런데 당시는 슈퍼스칼라에 관한 연구나 논문은 모두 RISC 프로세서를 기반으로 하고 있으며 CISC로 아웃 오브 오더를 구현한 사례 혹은 연구는 전무했다.

거기서 프론트 엔드에 x86 CISC 명령을 RISC 형태의 내부 명령으로 변환 처리한다는 아이디어가 발생한다. 이러한 발상은 1993년 개발이 시작된 AMD의 K5와 1993년에 발매된 NexGen의 Nx586이 모두 x86 명령을 프론트 엔드에서 RISC 명령으로 변환하고 실행하는 방법을 구현한 것으로도 알 수 있다.

각 개발 시기를 생각하면, "어떤 하나의 방법을 타사가 흉내" 낸 것이 아니라 각사가 각각 최적의 방법을 생각한 결과 같은 결론에 도달했다고 생각해야 한다. 그리고 이 방식은 올바른 선택이었다.

P6 코어 첫 프로세서 Pentium Pro 탄생

그런데 최대 3개 명령을 동시에 디코딩, 최대 5개 명령을 발행하는 아웃 오브 오더는 P5에 비해 중후한 구성으로 최초의 제품인 Pentium Pro는 CPU 코어만 5.5만 트랜지스터에 달했다.

	P6 코어를 처음 채용한 Pentium Pro

이는 당초 0.6μm BiCMOS 프로세스는 306mm2에 이르며 2차 캐시까지 장착할 수 없는 문제가 있었다. 그래서 2차 캐시는 다이의 외부에 설치할 수 밖에 없었다.

이 부분은 1차 캐시만으로 그럭저럭 성능이 나온 P5와의 차이점으로 2차 캐시를 생략한 P6 코어의 성능다운 모델은 Covington 코어의 셀러론.

따라서 2차 캐시를 탑재한 것은 좋았지만 이 당시는 코어와 등속으로 움직이는 것을 중시하여 최초가 된 MCM(Multi-Chip Module) 구성은 패키지 방식에 대한 도전으로, 결과적으로 수율은 좋지 않아 비용이 증가한 것은 어쩔 수 없었다.

또, 150~200MHz로 움직이면서 TDP는 31.7W(150MHz·256KB L2)~37.9W(200MHz·512KB L2)에 달했다. 이는 Pentium MMX 233MHz의 TDP(17W)에 비해 갑절 이상의 숫자며 방열도 중요 했다.

그리고 큰 다이 + 2차 캐시 구조로 가격이 떨어질리도 없고, 1993년 11월 발표 당시는 가장 싼 150MHz 버전이 974달러, 200MHz+512KB L2 버전은 1989달러라는 황당한 가격이 되어 컨슈머 용으로 전혀 맞지 않는 것은 명백했다.

또 실제로 벤치 마크를 해 보면 32bit 명령은 고속화 됐지만 당시 주류였던 Windows 95에서는 오히려 Pentium에 떨어지는 결과가 나온 것은 Windows 95의 상당 부분이 16bit 명령에서 작동되어 Pentium Pro는 16bit로 최적화가 제대로 되지 않은 것을 뜻했다.

결과적으로 Pentium Pro는 컨슈머에게 거의 보급되지 않은 한편, 당초부터 멀티 프로세서를 지원하고 정품 칩셋에서 최대 4P, 서드 파티(ServerWorks)가 만든 칩셋에서는 6P나 8P구성을 지원했다.

OS도 요즘에는 Windows NT Server를 비롯한 몇몇 OS가 SMP(대칭형 다중 프로세싱) 대응으로 빠르게 시장 점유율을 높이면서 RISC 기반의 서버 시장을 빼앗게 된다.

Pentium Pro는 "Pro"라는 명칭에 걸맞게 엔터프라이즈와 단말기 시장에서 확실하게 받아들여져 이 부분으로 감안하면 Pentium Pro는 성공한 제품이라고 봐도 문제 없을 것이다.

성능 면에서도 당초 0.6μm 프로세스에서 나중에 0.35μm CMOS 프로세스로 바뀌고, 최대 1MB의 2차 캐시를 갖춘 제품도 추가됐다.

AMD의 K6에 쫓긴 Pentium II

Pentium II 부터 Pentium III 까지 인텔 CPU 로드맵

Pentium Pro의 후속이 되는 것이 1997년에 발매된 Klamath 코어의 Pentium II다. 지난번 설명했던 대로 인텔은 호환 제조 업체를 떨어뜨리기 위한 일환으로 Socket 7의 폐지를 계획하고 있었다.

이 때문에 P6 코어를 컨슈머 전용으로 투입하기로 했다. 0.6μm에서는 306mm2으로 거대했던 P6 코어도 0.35μm에서는 203mm2로 상식적인 사이즈로 줄어들었기 때문에 이는 불가능하지 않았다. 또 MMX 그룹 추가로 16bit 명령 처리 속도를 고속화 해 Pentium과 비교해도 성능 면에서의 개선은 확실했다.

	Socket7 폐지 계획, Slot1을 채용한 Pentium II

문제는 Pentium Pro와 같이 외부형 2차 캐시 형태는 비용이 상승 한다는 점에서 Pentium II는 카트리지에 1/2배속으로 SRAM칩을 CPU와 함께 탑재하는 방식으로 전환했다.

속도가 절반인 대신 용량은 512KB로 증가 된 것도 있고, 캐시로 인해 성능 저하는 발생하지 않았으며 어느정도 비용은 억제되었기 때문에 적절한 방침이였다. 가장 저렴한 233MHz 제품이 636달러, 300MHz제품은 여전히 1981달러로 저돌적인 가격이었기 때문에 컨슈머 전용으로 시작은 주춤했던 것으로 기억하고 있다.

이런 추세가 변하는 것은 다음 해인 1998년 0.25μm 프로세스로 이행하면서 부터다. 우선 1월 말 66MHz호스트 333MHz 제품이 등장하지만 이는 722달러, 이와 더불어 기존 제품의 가격 인하도 이어졌다.

그리고 4월 14일에는 100MHz FSB의 350/400MHz 버전이 각각 621/824달러로 기존에 비하면 훨씬 저렴한 가격으로 출시되고 Celeron 266MHz가 155달러로 출시됐다. 이는 AMD의 급속한 추격에 기인하는 부분이 크다.

AMD는 NexGen의 Nx686을 바탕으로 K6를 1997년 4월에 발표한다. 당초 233MHz에 그쳤지만 1998년에는 0.25μm로 미세화한 Little Foot코어로 전환해 300MHz대로 상승했다. 또 K6-2가 1998년 5월에 발매되고 최대 350MHz까지 진입했다.

	가격이 저렴하고 기존의 Socket 7에서 동작했기 때문에 인기를 얻는 AMD-K6

K6/K6-2의 정수 연산은 Pentium II와 동등하며 5월에 발매된 K6-2 300MHz은 281달러로 가격은 훨씬 저렴했다.

마더보드를 Super 7 외에 기존의 66MHz FSB의 Socket 7에서도 대응하면서 Slot 1의 Pentium II 보다 훨씬 싸게 구입이 가능하여 가격 경쟁력은 인텔을 크게 웃돌아 인텔은 가격을 낮춰 맞설수 밖에 없었다.

인텔은 Celeron으로 이 갭을 메꿀 생각으로 2차 캐시를 생략하면 성능이 떨어졌지만 많은 인기를 얻었다. 단지 100MHz FSB의 400MHz 구동에 문제 없는 동작으로 조립 유저에게는 "상대적으로 저렴하다"는 묘한 인기가 있었지만 K6-2에 대항할 수 있는 레벨은 아니었다.

2차 캐시를 내장한 Pentium III

Pentium II 부터 Pentium III 까지 인텔 CPU 로드맵

이런 점에서 Intel은 다음 제품의 개발을 서두른다. 그것이 SSE을 탑재하고 파이프 라인을 1단 늘려 고속화한 Katmai코어의 Pentium III다.

(Pentium III http://commons.wikimedia.org/wiki/File:Intel_Pentium_III_733_MHz.jpg)

경쟁사 AMD K6-2는 350MHz, 이어 나온 K6-III는 대용량 3차 캐시가 발목을 잡아 450MHz에 겨우 도달하는 정도였기 때문에 600MHz까지 올리면 추격에 시간이 걸릴것이라는 판단이 있었다고 보인다.

경쟁 격화에 따라 당초 발표된 450/500MHz 제품의 가격은 각각 469/696달러, 5월에 발매된 550MHz제품도 744달러로 다소 저렴한 금액을 형성했다.

Katmai 코어의 Pentium III는 AMD Athlon의 맹추격을 받게 됐다. 1999년 6월에 발표된 AMD의 K7 Athlon은 동일 동작 주파수의 Pentium III 보다 약간 저렴하게 설정됐다.

당초에는 마더보드 입수성의 불편함과 약간의 비싼감은 있었지만 2000년에 들어서자 이것도 거의 해결된다. 또 파이프 라인 구조적으로 K7 쪽이 약간의 동작 주파수가 상승되고 저렴하면서 최종적으로 K7 코어로 700MHz에 이르며 인텔을 앞서게 된다.

Katmai 코어의 Pentium III 내부. Pentium II 와 마찬가지로 기판 위에 CPU코어와 512KB 2차 캐시를 개별적으로 구현하고 있다. (http://commons.wikimedia.org/wiki/File:Intel_Pentium_III_Katmai.jpg)

AMD에 맞서 인텔은 0.18μm으로 미세화한 Coppermine 코어의 Pentium III를 1999년 말에 투입한다. 이 Coppermine은 미세화에 따른 다이 사이즈에 여유가 생겨 마침내 2차 캐시까지 온-다이 통합이 가능해 졌다.

Coppermine 코어의 Pentium III 내부. 2차 캐시를 CPU에 내장했다. (http://commons.wikimedia.org/wiki/File:Pentium_iii_cu-mine_slot1_naked.jpg)

이는 갑자기 진행된 것은 아니다. 사실 2차 캐시를 처음 통합한 것은 1998년에 투입된 Mendocino 기반의 Celeron이다.

Celeron 그레이드에선 2차 캐시를 탑재하면 원가가 너무 상승해 수지가 안 맞으나 2차 캐시 없이는 성능이 낮아 잠정안으로 Mobile Pentium II 용으로 프로세스를 0.25μm → 0.22μm 미세화하고 그 만큼 2차 캐시를 온 칩으로 통합한 Dixon 코어를 끌고 가려했다.

2차 캐시는 128KB로 삭감(Dixon은 256KB) 된 부분 때문에 성능은 약간 낮았지만 풀 스피드로 동작하는 만큼 Covington의 성능 개선은 눈부셨고, 덤으로 프로세스의 미세화로 보다 고속으로 동작했다.

그런 점들에서 조립 사용자들은 Mendocito의 Celeron 300A MHz를 구입해 100MHz FSB로 450MHz로 구동 시키는게 큰 유행이 되어 발열 증가에 맞춰 히트 싱크의 교환이 필요했지만 Pentium III 450MHz보다 훨씬 저렴하게 구성할 수 있었다.

Celeron 300A MHz. (http://commons.wikimedia.org/wiki/File:Intel_Celeron_300A_MHz.jpg)

그런데 이야기를 되돌리면 2차 캐시를 온 다이로 통합하고, 또 Slot 1 같은 거대한 패키지가 필요 없게 되어 인텔은 새로운 Socket 370 패키지를 준비한다. 이름 그대로 370핀 PGA 패키지로 Slot 1에 비해 면적이 크게 작아졌고 심지어 제조 원가도 낮출 수 있게 된다.

	Socket 370. Slot 1에 비해 면적 감소와 제조 원가를 떨어뜨렸다

또, Coppermine에서는 대폭적인 판매 가격 인하가 이뤄지고, AMD도 경쟁력 강화를 위해 똑같이 0.18μm로 미세화(K75 코어)를 개발하여 반년 후 2000년 6월에는 2차 캐시를 온 다이로 탑재한 Thunderbird 코어를 투입해 추가로 가격 면에서도 "인텔보다 약간 저렴"을 유지해 인텔은 AMD에 대한 견제를 실패한다.

오히려 동작 주파수 1GHz 제품을 먼저 내놓으며 이른바 1GHz 경쟁에서는 AMD가 승리했고, Coppermine코어의 Pentium III는 1.13GHz 제품의 리콜까지 발생하며 여기서 인텔은 AMD에 완전히 추월당한다

	Coppermine코어의 Pentium III

다행히도 인텔은 Pentium III에 병행해서 P4 코어를 개발하고 있었으며 인텔은 데스크탑 및 서버용으로 P4 코어를 전면적으로 투입하기로 결심한다.

실제로 P4는 소비 전력이 너무 높아 Pentium M이 등장하는 2003년경까지 0.13μm 프로세스로 미세화 된 Tualatin은 일부 서버 및 조립용으로 계속 사용 되어 첫 등장부터 8년여 정도 상당히 장기간 사용된다.

또 Pentium M이나 이어 등장하는 Core 마이크로 아키텍처는 어떤 의미로 P6의 발전된 확장형으로서 현재까지도 사용되는 아키텍처라고도 말할 수 있다.

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트랜지스터의 구조

면적은 게이트장에 비례하는 것으로 게이트를 짧게 하면 콘덴서의 용량이 줄어들고 결과적으로 구동 전류가 줄어드는 현상이 생긴다. 더 높은 K(비유 전율)을 가진 High-K 재료가 갑자기 발견되면 문제가 없겠지만 현재 40 가까운 값의 K도 10년 이상 연구를 거듭하여 가까스로 발견한 것이기 때문에 이를 넘는 재료의 발견은 그리 쉽지 않다.

이런 문제를 해결할 수 있도록 고안된 것이 3차원 트랜지스터다. 인텔은 "트라이게이트 트랜지스터"라고 부르는데 일반적으로는 핀펫(FinFET)이라 불리는 경우가 많다.

	아이비 브릿지 발매 기념 이벤트에서 전시된 트라이 게이트 트랜지스터를 소개한 모형

원래 핀펫이라는 구조를 고안한 것은 히타치며 1989년에 IEDM이라는 학회에서 처음으로 이 구조를 제안했다.

참고로 당시는 핀펫이 아닌 DELTA라는 명칭이었다. DELTA란 "a fully DEpleted Lean channel TrAnsistor"에서 따왔다. 위의 논문 제목은 "Impact of the vertical SOI`DELTA'structure on planar device technology"며 원래는 SOI용 구조로서 생각된 것이다.

실제로 핀펫은 원리적으로 SOI와 궁합이 좋지만 SOI와 관련된 이야기는 다음에 설명하기로 한다.

이 DELTA의 영향으로 다양한 반도체 메이커나 파운드리가 3차원 구조의 트랜지스터로 눈을 돌리게 됐다. 1990년대 후반~2000년에 걸쳐 많은 업체가 3차원 구조 트랜지스터에 관심을 갖기 시작했다.

	평면형 트랜지스터(왼쪽)과 트라이게이트 트랜지스터의 전류가 흐르는 경로 이미지. 노란 색이 전류를 나타낸다

인텔도 2002년의 IDF 기조 강연에서 트라이게이트 트랜지스터를 발표했다. 이 시기는 CPU 동작 주파수를 10 ~ 20GHz를 전망하던 시기며 이를 실현하기 위해서는 트랜지스터의 동작 주파수 자체는 더 고속으로 움직이지 않으면 안됐다. 

1개의 4출력 게이트는 NOP가 2개분(실제로는 5개지만 4개는 병렬로 나란히 있는 것으로 직렬 방향으로는 2개가 된다)이며 NOP는 1개의 트랜지스터로 구성된다(이것도 최저 2개지만 병렬이므로 레이턴시라는 관점에서는 1개 상당)이라고 합하면 20개의 트랜지스터가 직렬로 연결된 형태다.

만약 동작 클럭이 10GHz로 움직이려고 하면 트랜지스터 1개당 200GHz로 동작하지 않으면 않된다. FO4가 10이라는 것은 파이프 라인이 상당히 깊어진 구성으로, 반대로 FO4가 30정도에서도 10GHz 동작이 가능하도록 설계한 경우 트랜지스터는 600GHz에서 동작할 수 있는 것이 필요하다.

이러한 점을 감안하고 인텔은 1THz에서 동작하는 "테라헤르츠 트랜지스터"에 관한 기술 개발을 2001년 11월에 발표하고 있다.

	테라헤르츠 트랜지스터의 구조와 장점

이 기사에도 있듯이 당시는 2007년에 20GHz 라는 무서운 구동 속도를 실현하는 것을 전망하여 1THz의 구동 성능은 필수였다.

설명을 다시 트라이게이트로 되돌리면 테라헤르츠 트랜지스터를 기존의 평면 구조로 구성하면 아무래도 어려운 요소가 있었는데 그것은 실리콘 층의 두께를 제어하는 문제다. 그 문제를 해결하는 것이 2002년 발표된 트라이게이트 트랜지스터 구조다.

	실리콘 층의 두께를 제어하는 문제는 그 후 90nm 과정에서 표면화 된다. 이 때는 멋지게 두께 자체는 제어할 수 있었지만 그것에 따른 문제를 해결할 수는 없었다

		게이트와 소스/드레인이 교차하는 부분의 그림

먼저 이 당시는 인텔 이외에도 많은 벤더가 3D 구조에 도전했다는 이야기는 말한 그대로지만, 실은 AMD는 이 발표의 2일 전에 더블 게이트 트랜지스터라고 하는 구조를 발표했다.

AMD는 인텔보다 위에 노출되는 부분을 줄이고 좌우만을 형성하는 구조다. 인텔은 더블 게이트보다 자사의 트라이 게이트 구조가 효율이 더 좋다고 설명했다.

	트라이 게이트의 이점. 높이와 두께에 비례하여 트라이 게이트에서는 채널장이 많지만 더블 게이트는 두께 부분에 게이트가 없는 만큼 길이가 줄어든다는 것을 나타낸다.

구체적으로는 트라이 게이트의 경우는 두께를 비교적 크게 해도 동작하지만 더블 게이트는 얇게 하지 않으면 안 되는 것이 단점이라고 지적했다.

트라이 게이트의 구조. 그림은 비유며 높이와 두께가 동일할 필요는 없다. 요컨대 두께를 비교적 크게 잡는 것이 이득이라는 것		더블 게이트의 경우 두께를 얇게 하지 않으면 효과가 나쁘고, 얇게 만드는 것이 제조적으로 어려운 것이 흠

이야기를 다시 3D구조로 돌아오면 3D 구조 방식의 메리트는 복수의 FET 병렬 구조를 간단하게 만들기 쉽다 라는 점이 꼽힌다. 게이트가 공통이므로 다른 회로를 구성할 수는 없지만 반대로 많은 출력이 필요한 경우에는 특성이 가지런한 멀티 채널 드라이버 구성이 가능하다는 것이다.

	3D 구조 방식의 장점. 높은 출력이 필요한 경우 일반적으로 트랜지스터를 병렬로 다수 늘어놓지만 3D 구조에서는 이것을 정리해 만들기가 쉽다

여기까지는 2002년 시점의 내용으로 트랜지스터도 어디까지나 실험실 레벨에서 제조에 성공했다는 이야기였다. 이를 실제 22나노 프로세스를 적용해 공개한 것은 2011년 5월 인텔이다.

이 때 인텔은 꽤 대대적으로 설명회를 진행했다. 개인적으로는 아래 영상의 3분 10초 이후를 보면 기존 평면형과 트라이 게이트의 차이를 가장 알기 쉽게 이해할 수 있다고 생각한다.

그런데 22나노 구현의 기본적인 부분은 지금까지와 다르지 않다. 베이스가 되는 것은 32나노 세대의 P1268이다. 이것은 HKMG와 파행 실리콘의 구성으로 게이트장은 18나노였다. P1268을 그대로 미세화하면 22나노 세대에서는 게이트장이 12나노 정도다.

22나노 세대는 게이트장이 12나노 정도. 본 기사의 처음에 게재한 트랜지스터의 구조 그림은 이 구조를 옆에서 본 형태

그런데 여기서 소스 ⇔ 드레인 사이를 3차원화 하면 게이트장 자체는 12나노에서 변하지 않으며 High-K막에서 보호된 절연 부분의 면적을 크게 하여 실질적인 면적을 늘릴 수 있다.

이 구조에서 동작 종료시 공핍층이라 불리는 영역이 거의 완전히 차단되는 것도 핀펫의 특징이다. 핀펫에서는 공핍층을 막는 것으로 보다 고속 동작이 가능하다. 실제로 수치로 나타낸 것이 아래 그래프.

	게이트 전압과 흐르는 전류의 관계를 정리한 것

구체적으로 32나노(P1268)와 22나노 및 P1270(22나노의 테스트 게이트)를 비교했을 경우, 같은 동작 전압이면 게이트 지연을 18~37% 절감할 수 있고, 반대로 같은 정도의 지연이면 동작 전압을 0.2V 절감할 수 있다.

		1V를 0.8V로 줄이면 소비 전력은 전압의 2제곱에 비례하기 때문에 그것만으로 0.6배 정도 된다. 이것이 더 개발되면서 동작시 소비 전력이 50% 절감된다

이 트라이 게이트 트랜지스터는 22나노부터 인텔만 사용하고 있는 기본적인 구성이다. 인텔은 22나노 세대에서 크게 4종류의 프로세스를 제공하고 있으며 트랜지스터만 봐도 HP(High Performance)/SP(Standard Performance/Power)/UP(Low Power)의 3종류가 제공된다.

인텔은 22나노 세대에서 크게 4종류의 프로세스를 제공했다. 주된 차이는 배선층 밀도지만 물론 밖으로도 많은 차이는 있다

인텔은 세부적인 부분을 말하지 않지만 현재 핀펫의 구조 자체를 크게 바꾸지 않고 14나노 세대에도 계속 제공해 나간다. 

기존에는 채널장을 세세하게 조정하고 특성을 바꿀 수 있었지만(왼쪽), 핀펫 세대에서는 불가능하다		인텔 이외의 파운드리들은 채널장을 바꿀 수 없기에 특성을 조정한다

보도 - http://ascii.jp

IDC가 2015년 2분기 세계 태블릿 점유율을 공개 했습니다.

2015년 2분기 세계 태블릿 시장은 1분기에 이어 전년 동기 대비 7% 역성장한 4470만대 규모를 나타냈습니다. 

세부적으로 1위 애플은 전년 대비 17.9% 역성장한 1090만대, 2위 삼성전자는 전년 대비 12% 역성장한 760만대, 3위 레노버는 전년 대비 6.8% 성장한 250만대, 4위 화웨이는 전년 대비 103.6% 성장한 160만대, 공동 4위 LG는 전년대비 246.4% 성장한 160만대를 기록, 총합 1위 Others는 전년대비 9.3% 역성장한 2040만대를 기록했습니다.

세계 태블릿 시장은 중/하위권 업체간에 성장세는 나타나고 있지만 전체 시장은 여전히 축소되고 있으며 각각 1위와 2위를 유지하고 있는 애플과 삼성전자는 역성장을 계속 이어가고 있습니다.

결과적으로 2014년 4분기부터 2015년 1분기와 2분기 결과를 보면 세계 태블릿 시장은 2014년 3분기까지가 정점이였다는 점을 확인할 수 있습니다.

인텔은 8월 18일(현지시간) 미국 샌프란시스코에서 개발자용 이벤트, Intel Developer Forum(IDF)을 개막했다. 여기서는 첫날에 개최된 기조 강연의 리포트를 전달한다.

인텔의 IoT용 SoC 큐리(Curie)가 발표

Windows 10 영향인지 Skylake는 나타나지 않아

이미 제품은 나오고 있지만 프로세서 자체의 공식 발표가 이뤄지지 않은 인텔의 신형 CPU "Skylake". 당연히 이번 IDF에서 최대 화제로 대대적인 발표가 이뤄질 것이라고 생각했는데 이번 기조 강연의 핵심은 IoT로 약간 골탕 먹은 느낌이다.

Skylake의 출하는 Windows 10이 조기 집행된 관계상 본래 예정된 발표 시기부터 출하를 앞당겼다고 생각되며 별도로 공식 발표가 있을 것이라고 생각된다.

	기조 강연을 진행한 인텔의 크르자니크 CEO

기조 연설은 거대한 풍선을 사용한 게임후 '루브 골드버그 머신'이 움직이면서 IDF 3개의 알파벳 드론을 회장 안으로 날리는 시연 후 시작됐다. 시작부터 "디바이스"를 의식한 것이었다.

스테이지에 만들어진 "루브 골드버그 머신"		마지막으로 IDF 3개 문자를 넣은 구형태 드론이 나타났다

Windows 10 머신을 음성으로 기동, 카메라의 영상으로 3D 모델을 만드는 시연

무대에 등장한 크르자니크는 기술 진보에 따른 "컴퓨트의 개인화" 를 설명했다. 그리고 그것에는 3개의 가정 사항이 있다고 밝혔다.그 3개는 "Sensification"(센서화),"Smart and Connected"(스마트 및 결합),"Extension of You"(당신의 확장)으로 각 사례를 설명했다.

3개의 가정 사항은 "Sensification"(센서화),"Smart and Connected"(스마트 및 결합),"Extension of You"(당신의 확장)

처음에 소개된 것은 Windows 10에서 동작하는 "Wake on Voice", 즉, 스탠 바이 중인 PC를 음성으로 기동하는 기능이다. 이는 마이크로 소프트와 인텔의 협력으로 개발되면서 스탠 바이 중의 PC에 "헤이, 코타나"라고 묻고 PC를 켰다.

아마도 Windows 10이 갖는 Modern Stund-by "Connected"(기존 Connected Stand-by, Instant Go를 강화한 것. Windows 10에서는 표준으로 S0-Idle-LowPower 상태로 스탠 바이하고 네트워크 접속이 가능한 것과 그렇지 않은 것의 구별이 있을 뿐)을 이용해서 특정한 음성이 들어오는 것을 기다리는 기능이라고 생각된다.

또 인텔의 리얼 센스 기술을 사용한 시연도 있었다. 드론에 리얼센스 카메라를 장착하고 나무 사이를 자동으로 빠져나가는 영상, 구글과 공동 개발한 리얼 센스 탑재 스마트폰의 프로토 타입을 보였다.

	인텔과 구글이 공동 개발한 Project Tango 대응 스마트폰의 프로토 타입. 리얼 센스를 탑재하고 있다

이는 카메라 영상에서 실세계의 3D 모델을 만드는 "Project Tango"에 대응하고 있다. 이 모델에는 카메라로부터 입력된 화상이 텍스처 매핑 되어 있다.

스마트폰으로 방을 비추어 가면 3차원 모델이 자동적으로 구축

다른 하나는 호텔 등에서 고객에 물건을 보내는 역할을 하는 "BUTLER"(SAVIOKE)라는 로봇. 상부에 캐비닛이 있고 여기에 음료 등을 넣고 호텔 프론트에 고객의 방까지 엘리베이터 등으로 자율적으로 이동할 수 있다.

미국에서는 배리어 프리화가 진전되고 있어 호텔 등의 공공 건물에는 턱이 거의 없고 타이어를 사용하는 로봇으로도 실내라면 꽤 자유롭게 이동할 수 있다. 이 로봇의 시각 센서에 리얼센스가 쓰이는 것 같다. 이 로봇은 ROS(로봇용 오픈 소스 운영 체계)가 채용되고 있는데 인텔의 리얼센스는 ROS에 대응한다고 한다.

SAVIOKE사의 BUTLER. 호텔 등의 실내를 자율 주행		리얼센스를 이용한 레이싱 게임 머신

또, 게임 응용으로 RAZER사의 게임용 외장 리얼 센스 카메라의 시연도 이어졌다. 게임 DVR이나 게임 스트리밍 공개 사이트에서는 플레이어의 화상을 화면의 일부로 표시할 있지만 RAZER사의 리얼센스 카메라를 이용하면 인간의 머리만 잘라서 게임 화면에 합성하고 스트리밍 할 수 있게 된다고 한다.

RAZER사의 외장 리얼 센스 카메라를 사용하면 플레이어(하단)만 오려서 게임 화면과 합성할 수 있다

"Smart and Connected"는 카메라로 촬영한 화상을 큰 액정 디스플레이에 표시하고, 의상 등을 자유롭게 변경할 수 있는 "가상 밀러"(MEMOMI사)와 구매자를 판단하고 화상을 재생하는 자동 판매기 등의 시연이 열렸다. 웨어러블 기기는 Fossil사의 Android WEAR 탑재 손목 시계가 소개됐다. 인텔과 Fossil 사가 제휴해 웨어러블 기기를 개발한 것으로 알려졌다. 다만 인텔의 CPU가 탑재되는 것은 아니고 어느 부분을 인텔과 협업했는지는 알수 없었다.

IoT용 SoC "큐리" 발표, 마지막에 3D XPoint기술에 의한 차세대 SSD/DIMM을 예고

다음으로 소개한 것은 개발 중인 IoT용 SoC "큐리(Curie)"다. 큐리 등의 IoT 기기는 Intel IQ Software Kit가 제공되고 있지만 이번에는 "Time IQ"과 "IDentty IQ"를 제공한다.

	큐리를 넣은 자전거는 위치나 방향, 상태 등을 검출하고 PC에 데이터를 송신할 수 있다.

그 데모로 팔찌 모양의 디바이스가 PC에 가까워지면 자동적으로 사용자가 인식되는 시연을 Windows 10에서 선보였다. 기존의 스마트 카드처럼 안전한 로그인 디바이스로서 이용할 수 있는 소형이기 때문에 항상 몸에 지닐수 있는 장점이 있다고 한다.

다양한 자작 기기 콘테스트인 "Amarica's Greatest Makers"의 개최를 발표		콘테스트에는 유명 프로듀서 마크 브루넷이 협조한다

마지막으로 최근 발표된 3D XPoint(크로스 포인트)메모리 기술을 사용한 "Intel OPTANE Technology(인텔 옵테인 기술)"를 발표했다. 이는 3D XPoint의 NAND 플래시보다 긴 수명과 고속, DRAM 보다 대용량이라는 특징을 살리고 제품화를 한다는 것. M.2와 HDD 형상의 SSD나 DIMM 형태의 "Intel DIMM"이 개발된다고 밝혔다. Intel DIMM은 제온 프로세서의 대응이 예정되어 있어 메모리 컨트롤러가 OPTANE에 대응하고, 소프트웨어 쪽에 투과적 접근을 제공할 수 있다고 한다.

최근 발표한 3D XPoint 기술을 이용한 고속 비휘발성 메모리 제품으로 "옵테인(OPTANE)"을 발표		옵테인과 NAND의 속도 차이 등을 시연

출처 - http://ascii.jp