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세계 1위 반도체 파운드리 기업 TSMC가 2018년 1분기 실적을 발표했다.

TIFRS(대만 회계 기준)에 따른 매출액은 2481억 대만 달러(약 85억 달러)로 전년 동기 대비 6.1% 증가, 영업 이익은 1249억 대만 달러(약 43억 달러), 순이익은 898억 대만 달러(약 31억 달러), 1주당 이익은 3.46 대만 달러로 2.5% 증가했다.

TSMC 최고 재무 책임자 Lora Ho는 "모바일 제품의 수요 감소와 대만 달러 - 미 달러 환율의 영향을 받았지만 가상 화폐 시장의 지속적인 수요 강세로 마이너스 영향이 완화됐다"고 설명했다. 그러나 2018년 2분기 전망은 가상화폐 시장이 꾸준히 강력해도 전 세계 모바일 시장이 완전히 내리막으로 턴 어라운드 함에 따라 비즈니스에 악영향을 미쳐 매출액은 78억~79억 달러로 하향 전망 했다. 모바일 시장의 내리막은 TSMC 뿐만 아니라 모바일 칩을 생산하는 거의 모든 업체에 영향을 줄 것으로 전망되고 있다.

시장조사 기관 트렌드포스가 2017년 세계 반도체 파운드리 보고서를 발표했습니다.

자료에 따르면 2017년 세계 파운드리 시장 규모는 약 573억달러 규모로 완만한 성장이 지속되고 있으며 1위는 변함없이 대만의 TSMC로 나타났습니다. TSMC는 전년 대비 8.8% 성장하면서 320억달러의 매출액으로 점유율 55.9%를 기록했습니다. 이는 전년 대비 매출액과 점유율이 모두 성장한 것이며 파운드리 시장의 1강 체제가 강화되고 있는 것입니다.

2위는 매출액 54억 달러 / 점유율 9.4%의 글로벌 파운드리, 3위는 매출액 48억 달러 / 점유율 8.5%의 UMC, 4위는 매출액 43억 달러 / 점유율 7.7%의 삼성으로 나타나고 있습니다. 10위에는 동부하이텍이 6억 달러의 매출액, 1.2%의 점유율로 랭크되고 있습니다.  또한 2위부터 10위까지 매출액을 모두 합해도 1위인 TSMC에 근접하지 못하면서 파운드리 시장에서 TSMC의 막강한 파워가 어필되고 있습니다.

대만 TSMC는 2일, 전세계 파운드리 시장 독보적 1위 TSMC를 창설한 모리스 창이 2018년 6월 주주 총회를 마지막으로 은퇴한다고 발표했다. 모리스 창은 현재의 TSMC를 만든 장본인으로 파운드리계의 인텔로 불리고 있다.

모리스 창이 은퇴한 2018년 6월 이후 TSMC는 Dr. Mark Liu와 Dr. C.C. Wei 두 체제로 회사를 운영하여 마크 리우는 회장, C.C. 웨이는 CEO를 맡는다. 모리스 창은 프레스 릴리스에서 "TSMC를 창설한지 30여년, 매우 행복한 시간을 보냈다. 남은 여생은 나 자신과 가족을 위해 취하고 싶다"고 밝혔다.

애플이 발매한 "iPhone 8/8 Plus/X"는 반도체 칩의 측면에서 보면 중요한 이정표가 된다. 프로세스 기술과 프로세서 코어 아키텍처가 모두 쇄신됐기 때문이다.

iPhone 8/8 Plus/X의 심장부로 애플이 개발한 새로운 모바일 SoC(System on a Chip) "A11 Bionic"의 프로세스 기술은 미세화 된 10nm 노드다. SoC 내의 프로세서 코어는 GPU 코어로 애플이 자체 개발한 마이크로 아키텍처가 탑재 되었으며 또한 독자 개발로 보이는 뉴럴 네트워크 처리 코어 "Neural Engine"이 추가됐다.

10nm에서 뉴럴 네트워크 프로세서를 탑재한 A11

3가지 포인트를 정리하면 우선 iPhone 6s/7세대의 16/14nm프로세스에서 2년만에 프로세스 세대가 바뀌었다.

탑재 트랜지스터 수는 4.3B(43억)로 다이 사이즈는 90mm2 이하로 축소됐다. 외관상은 과거 무어의 법칙대로 2년만에 노드의 숫자가 1세대 앞선 70%.

실제로는 트랜지스터의 스케일링으로 보면 면적으로 50%(리니어 70%) 축소에 3년이 걸렸다. 어쨌든 프로세스의 미세화에 의해 칩에 들어가는 트랜지스터 수가 늘고 아키텍처의 확장의 여지가 증가했다.

A11은 증가된 트랜지스터를 사용하고, 아키텍처의 확장이 진행됐다. 아키텍처의 핵심은 애플이 자체 설계화를 진행한 것. GPU 코어는 기존의 Imagination Technologies의 PowerVR 계열 GPU 코어에서 자체 개발한 GPU 코어로 교체됐다. 자사의 정책에 따른 코어를 자사가 개발하지 못하면 안된다고 생각하고 있는 것으로 보인다. 참고로 CPU 코어는 ARM의 IP에서 완전히 재설계한 싱글 스레드 성능이 높은 자사 아키텍처로 바뀌고 있다.

A11의 3번째 중요한 점은 CPU/GPU와 함께 "딥 러닝 프로세싱 유닛(Deep Learning Processing Unit:DLPU)"을 탑재한 것. 모바일 SoC는 딥 러닝용 뉴럴 네트워크(NNA) 실장으로 향하고 있다. 아마 몇년 안에는 많은 클라이언트 컴퓨팅 칩에 3번째 프로세서 코어로 DLPU가 탑재될 것이며 애플은 여기서도 선두 그룹에 있다. 추론을 위한 뉴럴 네트워크 프로세서는 데이터 밀도를 낮출 수 있기 때문에 연산 배열을 상대적으로 줄일 수 있다.

그러나 추측이 맞다면 이 NNA는 온 다이 웨이트(무게) 데이터 버퍼를 상당량 싣고 있어 어느 정도의 다이(반도체 본체) 지역을 필요로 한다. 10nm화에 의한 트랜지스터의 증가는 이 프로세서의 탑재를 용이하게 하고 있다고 보인다. 프로세스의 쇄신에 맞추어 아키텍처 면에서도 비약한 것이 A11이다.

A11 Bionic의 제조 프로세스는 TSMC의 10nm "10FF"

애플은 올해(2017년) 6월 새로운 iPad Pro의 SoC "A10X"를 TSMC의 10nm공정으로 제조하고 있다. 10nm제조 라인은 상당한 볼륨을 확보하고 있다고 보이며 이번에도 애플 이외의 고객에게 제공되는 10nm 초기 라인은 한정되고 있다고 한다.

TSMC의 10FF는 꾀 "채운" 프로세스가 되고 있어 삼성전자의 16nm공정과 비교하여 사이즈(게이트 피치×미니멈 메탈 피치)는 50% 정도 미세화되고 있다. 무엇보다 애플의 발표에 따르면 A11의 트랜지스터 수는 4.3B(43억)로 전 세대 A10의 3.3B(33억)에 비해 30% 정도밖에 늘어나지 않았다. 트랜지스터 증가의 이점은 희박해 보인다.

그러나 A10은 다이 사이즈(반도체 본체의 면적)을 125mm2 정도로 늘리고 트랜지스터 수를 늘렸고 그 만큼 제조 비용이 높은 칩이었다. 반면 이번 A11은 Techinsights의 보고서에 따르면 다이 지역은 87.66mm2로 A10과 비교해 40% 정도 소형화되고 있다. 퍼포먼스 레인지의 모바일 SoC 다이(반도체 본체)의 기준이며 100mm2 이하의 사이즈가 되고 있다.

파운드리 프로세스 기술과 애플 SoC

애플의 A 시리즈 SoC는 20nm의 A8(2014년)에서 20억 트랜지스터가 된 뒤 A10에서 33억까지 완만하게 트랜지스터 수가 증가했다. 20LPM으로 89mm2 A8의 20억과 16FFC에서 125mm2 A10의 33억을 보면 트랜지스터의 평균 밀도는 17% 밖에 높아지지 않았다.

이는 파운드리의 트랜지스터 사이즈가 20nm에서 16/14nm으로 거의 수축하지 않았기 때문이다. 프로세스 노드 숫자는 20에서 16/14로 줄고 있지만 트랜지스터의 크기 기준이며, 게이트의 간격인 게이트 피치(Gate Pitch)와 배선의 간격인 메탈 피치(Metal Pitch)는 대부분 작지 않다.

그래서 Apple은 A8→ A9→ A10에서 다이 사이즈를 늘림으로써 트랜지스터 수를 늘리고 기능을 높여 왔다. A8의 89mm2에서 A9에서는 96/104mm2로, A10은 125mm2로 기존의 태블릿 전용 다이 사이즈에 가까운 사이즈까지 확대했다.

비용적으로 무리를 해도 칩을 대형화함으로써 매년 기능 향상을 실현한 것이 과거 2년간의 애플이였다. 참고로 애플은 그 이전의 A6→ A7→ A8 이행에서는 다이 사이즈를 89mm2부터 102mm2로 퍼포먼스 모바일 SoC의 표준적인 사이즈로 유지하면서 트랜지스터 수를 늘리고 있다. 이는 프로세스가 32nm→ 28nm→ 20nm으로 미세화되고 트랜지스터도 작아졌기 때문이다.

즉 트랜지스터가 매년 작아지고 있던 2012~2014년 다이 사이즈를 작게 담아 트랜지스터 사이즈가 크게 달라지지 않았고, 2014~2016년은 다이 사이즈가 대형화했다. 파운드리의 프로세스 이행에 의해 큰 영향을 받고 있는 것이다.

다이 사이즈가 소형화되도 비용이 떨어지지 않는 A11

이번 A11에서 애플은 10nm로 전환함으로써 다이를 대폭 소형화했다. 과거 2년과 달리 다이는 축소됐다.

그러나 칩 제조 원가는 이번에 다이 사이즈에 비례하여 떨어지지 않는다. 이는 16/14nm프로세스보다 10nm프로세스가 제조 프로세스가 크게 복잡해져 비용이 올라가기 때문이다.

실제로 IHS Markit이 발표한 iPhone 8의 비용 분석 보도 자료를 보더라도 A11의 비용은 27.5달러로 추정되어 iPhone 7세대 A10의 추정 비용으로 26.9달러에서 거의 바뀌지 않았다.

10nm는 노광 공정에서 멀티 패터닝 레이어가 늘면서 멀티 패터닝 기술 자체도 복잡해진다. 마스크가 늘어나고 스루풋은 떨어져 같은 다이 사이즈라도 종전보다 코스트가 올라간다. 반대로 말하면 애플은 10nm의 A11에서 다이를 줄이지 않으면 비용적으로 맞지 않았다. 이 사정은 타사도 마찬가지로 10nm프로세스 세대의 모바일 SoC는 당분간 다이 크기가 줄어들 것으로 예상된다.

이번 10nm프로세스로의 이행에서는 수율, 스피드, 수량의 문제가 반도체 업계 내에서 소문이 퍼졌다. 삼성의 양산 단계 10nm프로세스와 비교하면 TSMC 쪽의 프로세스가 그 만큼 난이도 훨씬 높기 때문이다. 참고로 TSMC 등 파운드리의 프로세스 로드맵에는 내년(2018년)은 액침 7nm프로세서(삼성은 8nm)의 양산이 시작된다. 그러나 액침노광 기술판 7nm는 프로세스가 더 복잡해지기 때문에 웨이퍼의 처리 비용이 치솟는다. 애플이 다음 A12에 액침 7nm을 사용할지는 비용을 고려할때 불 분명하지만 업계의 소문은 7nm로 알려졌다.

또한 그 다음 큰 브레이크 스루가 되는 EUV 노광 기술판 7nm프로세스의 양산은 EUV 노광 장치의 가용성 문제로 2019년의 타이밍이다. 즉 A13세대

TSMC의 강점 중 하나는 패키지 기술

애플의 A11은 전 세대의 A10과 같이 칩 패키지에 "Fan-Out Wafer Level Package(FO-WLP)"기술을 채택하고 있는 것으로 보인다.

TSMC의 FOWLP 기술은 "InFO WLP(Integrated Fan-Out Wafer-Level Package)"로 불린다. 애플의 FO-WLP 채용은 반도체 기술적으로는 큰 혁신으로 A10이라고 하는 칩의 큰 특징이었다.

기존 SoC와 프로세서의 패키지와 달리 FO-WLP는 유기 기판을 사용하지 않는다. 그 대신 얇은 "Redistribution Layer(RDL)"로 패드를 전개한다. 패키지의 두께(Z)가 얇아지고 배선 저항이 줄어 I/O 성능이 높아지고 소비 전력도 절감된다. TSMC는 InFO-WLP 기술로 패키지의 두께를 20% 줄이고 I/O 속도를 20% 향상, 10%의 열 저감을 실현한다고 설명했다.

InFO 같은 새로운 패키지 기술은 성능과 전력에서 좋은 부문이 많지만 패키지에 특수한 기술이 필요하다. 또 웨이퍼 수준에서 패키지를 하기 때문에 실리콘 파운드리의 기술이다. 제조를 위한 툴(기기)등도 새로 개발해야 한다. 즉, 기술의 시작에 막대한 비용이 필요하다.

그러나 TSMC는 애플이 처음 InFO를 채용했기 때문에 InFO 기술을 안전하게 확장시킬 수 있었다. 결과적으로 애플은 칩을 패키지 기술 수준에서 성능과 전력 효율을 높일 수 있었다. TSMC 측은 처음부터 큰 볼륨으로 InFO가 출범되어 InFO 팹에 대한 투자의 감가상각을 추진할 수 있었다.

그리고 TSMC는 패키지의 특수성에 의해 애플을 자사의 고객으로 고정시키는 것이 쉽게 됐다. 16/14nm로 이행한 A9에서 애플은 양산 볼륨의 불안으로 TSMC와 삼성으로 제조를 분산하고 위탁했지만 InFO를 사용하면서부터 10nm 양산에 불안이 있더라도 TSMC에만 의존하는 것으로 예상된다.

출처 - http://pc.watch.impress.co.jp/docs/column/kaigai/1083247.html

반도체 파운드리 최대 기업인 TSMC는 웨이퍼 수준의 최첨단 패키지 기술을 제공하는 것으로 최근 주목을 받고 있다.

특히 스마트폰 제조 업체인 Apple이 iPhone7 용 애플리케이션 프로세서 A10의 제조 위탁 업체에 TSMC에 올인한 근거가 이 회사가 제공하는 패키지 기술 "InFO(Integrated Fan-Out WLP)" 때문인 것 같다는 이야기로 TSMC의 이름은 반도체 업계 뿐만 아니라 하드웨어 기술을 좋아하는 스마트폰 사용자에게도 알려지게 됐다.

TSMC는 스마트폰과 웨어러블 단말기 등의 기간 부품을 위한 새로운 패키지 기술을 InFO기술을 기반으로 개발 중이다. 그 일부를 국제 학회 "VLSI 기술 심포지엄"에서 공표했다.(강연 번호 JFS2-3)

초박막 패키지 "InFO"는 두께가 불과 0.5mm로 기판이 없는데 따른 재료비 절감, 웨이퍼 수준의 일괄 생산에 따른 제조 비용 절감을 양립시키는 뛰어난 패키지다. TSMC는 차세대 패키지로 "InFO"와 "CoWoS(Chip on Wafer on Substrate)"의 2개 기술을 개발하고, 양산에 들어갔다.

"InFO"는 모바일 단말기 전용, "CoWoS"은 고성능 컴퓨팅용이라는 차이가 있다.

초박형 패키지 "InFO"를 적층 하는 스택 모듈

"VLSI 기술 심포지엄"에서 TSMC는 InFO를 위아래로 적층 하는 스택형 InFO 패키지 기술이라고 밝혔다. 적층 수로는 당초 4층 정도를 상정한다. 이는 타당한 층수이며 2층은 현행 InFO 기술로 대응할 수 있고, 8층이 되면 제조 기술의 난이도가 높아진다.

스택형 InFO 패키지 기술의 기반이 되고 있는 것은 TSMC가 "InFO-PoP(Package-on-Package)" 이라 부르며 InFO 패키지 위에 반도체 패키지를 탑재하는 패키지 기술이다.

InFO-PoP 기술의 특징은 "TIV(Through InFO Via)" 라고 불리는 몰드 수지를 관통하는 전극(구리 전극)에 의해 상하 실리콘 다이를 연결하는 것이다. InFO-PoP 기술은 InFO 패키지의 실리콘 다이에 애플리케이션 프로세서, InFO 패키지 위에 올리는 반도체 디바이스는 LPDDR 계열 DRAM(패키지품)을 상정하고 있었는데 이를 확장한 것이 "InFO 패키지 온 InFO 패키지" 라는 이번 개발 기술이라 하겠다.

VLSI 기술 심포지엄에서 TSMC는 4개의 InFO 패키지를 적층한 모듈을 개발하고 단면 구조를 X선에서 관찰한 화상이나 방열 특성을 TSV(Trough Silicon Via)적층 모듈과 비교한 결과 등을 보였다. TSV 기술에 의해 4장의 실리콘 다이를 적층 했을 때보다 양호한 방열 특성을 얻었다고 한다.

TSV(실리콘 관통 전극)의 이상과 현실

최근까지 실리콘 다이를 수직으로 적층하는 패키지 기술로는 TSV(Trough Silicon Via, 실리콘 관통 전극) 기술이 가장 유력시되고 있었다. TSV 기술은 실리콘 다이에 구리(Cu) 관통 전극을 형성하면서 적층한 실리콘 다이들을 접속한다. 적층한 실리콘 다이들을 최단 거리로 접속하는 기술로 고속·고주파·저전력이라는 3가지 갖춰진 다음 패키지 기술로서 큰 기대를 걸고 있었다.

그러나 현재는 일부 고성능 컴퓨팅 분야를 제외하고 TSV 기술은 크게 보급될 수 없다는 견해가 강해지고 있다. 확실히 GPU와 메모리가 일체화 된 모듈에서는 DRAM 다이를 적층하는 HBM(High Bandwidth Memory)에 TSV 기술이 채용되고 있다. 그러나 하이엔드 GPU용 HBM을 제외하면 TSV 기술의 상용화 사례는 거의 없다고 말해도 좋은 상태다.

TSV 기술이 보급되지 않는 가장 단순한 이유는 제조 비용이 높은 것이다. 우선 처음에 실리콘에 관통 구멍(비아)을 형성하고 구리(Cu)를 박기 위한 비용이 꾀 든다. 다음에 구리의 관통 전극과 실리콘의 사이에 응력이 발생하고 트랜지스터의 특성을 바꾼다는 문제가 있다. 관통 전극 부근에는 응력을 완화하기 위한 데드 스페이스를 마련해야 한다.(트랜지스터를 배치할 수 없다) 이 때문에 실리콘 다이 면적이 늘면서 제조 비용이 더 상승한다.

또 적층 공정은 접속용 미세한 밴프(마이크로 범프)를 고정밀로 실리콘 다이에 탑재하는 동시에 실리콘 다이들을 정확하게 위치에 맞추어 올려야 한다. 이것도 나름의 비용이 증가된다.

문제는 제조 비용만이 아니다. TSV 기술에서 실리콘 다이를 적층 하는 경우에는 상하의 실리콘 다이간에 크기에 제한이 있다.

간단히 말하면 아래의 실리콘 다이의 치수에 대한 위의 실리콘 다이는 같은 치수 또는 작은 치수이어야 한다. 위쪽에서 본 경우 위의 실리콘 다이가 아래 실리콘 다이에서 벗어날 수 없다. 이렇게 되면 TSV 기술의 응용 분야는 같은 종류의 실리콘 다이를 거듭한 메모리 응용에 한정되기 쉽다.

그런데 단순히 같은 실리콘 다이를 거듭한다면 값싼 와이어 본딩 기술로 충분히 가능한 것이다. 예를 들면 HBM2는 최고 8장의 DRAM 층을 거듭하고 있다. 와이어 본딩 기술에서도 8장 적층은 간단하지는 않지만 충분한 상용 실적을 갖는다. 그리고 제조 비용은 TSV 기술보다 훨씬 낮다. 8장 적층은 커녕 16장 적층도 와이어 본딩 기술로 상용 실적이 있다.

예를 들면 NAND 플래시 메모리 모듈인 eMMC(embedded Multi Media Card)는 컨트롤러의 실리콘 다이 1장 위에 16장의 NAND 플래시 실리콘 다이를 와이어 본딩 기술로 적층 하는 제품이 있다.

그럼 왜 HBM 모듈에서 TSV 기술을 도입했을까? HBM 모듈에서는 1000핀을 넘는 극히 수많은 입출력 단자를 처리해야 하기 때문이다. 

InFO 기술로 실리콘 다이를 적층한 큰 장점

스택형 InFO 패키지 기술은 1000핀을 넘는 입출력 단자를 처리할 수 있다. 그리고 TSV 기술을 사용하지 않기 때문에 제조 비용이 낮다. 또 다른 치수의 실리콘 다이를 수직으로 적층할 수 있는 여러가지 장점이 있다.

특히 다른 치수의 실리콘 다이를 수직으로 적층 할 수 있는 장점은 주목해야 할 것이다. 로직, 메모리, 이미지 센서, 아날로그와 같은 제조 기술과 다이 면적이 전혀 다른 실리콘을 적층할때 얇고 작은 패키지로 마무리되는 기술은 별로 없다.

 

TSMC는 VLSI 기술 심포지엄 강연에서 다른 종류의 실리콘 다이를 적층 하는 것으로 여러 응용 분야를 위한 시스템을 구축할 수 있음을 보여줬다. 메모리를 혼재하는 시스템, 아날로그를 혼재하는 시스템, 고주파 트랜시버와 카메라 모듈 등이 있었다.

궁금한 것은 적층 수다. 시스템 응용을 생각하면 4층은 적은 것 같다. 이 기술이 16층이라는 수 많은 수량에 대응할 수 있을지는 미지수다.

그래도 제조 비용이 상당히 낮은 것이나 소형 평판인 것, 그리고 실리콘을 가리지 않는 것은 매력적이며 향후 전개가 기다려지는 기술이다.

출처 - http://pc.watch.impress.co.jp/docs/column/semicon/1065205.html

2015년 종합, 반도체 파운드리 시장 점유율

1위 TSMC, 부동, 전년대비 5.5% 성장 / 54.3% 점유율로 절대적 1위

2위 글로벌파운드리, 3위에서 2위로 복귀, 전년대비 6.2% 성장, 점유율 9.6%

3위 UMC, 2위에서 3위로 하락, 전년대비 -1.3% 역성장, 점유율 9.3%

- 글로벌 파운드리와 UMC의 박빙 경쟁

4위 삼성전자, 부동, 전년대비 8.1% 성장, 점유율 5.3%

5위 SMIC, 부동, 전년대비 13.1% 성장, 점유율 4.6%

6위 파워칩 테크놀로지, 부동, 전년대비 7.4% 성장, 점유율 2.0%

애플의 신형 아이폰6s/6s 플러스의 A9 프로세서는 삼성 제품과 TSMC 제품이 있는데 본인의 아이폰6s가 어느 회사의 칩인지를 구분하는 정확한 프로그램 

이전까지의 프로그램은 애플 스토어의 정식 인증을 받지 않은 프로그램들이지만 이번 프로그램은 애플의 인증을 받은 공식 프로그램.

설치하기 - https://itunes.apple.com/app/lirum-device-info-lite-system/id591660734?mt=8&ign-mpt=uo%3D4

사용 방법은 Lirum Device Info Lite– System Monitor라는 무료 앱을 위 링크에서 다운받아 실행시키면 화면 하단에 다음 사진처럼 자신의 아이폰에 관한 정보가 표시되는데 아래의 세부 표시 항목으로 칩을 확인할 수 있다.