인텔 10나노, 14나노 대비 2.7배 트랜지스터 밀도 향상

Tech Insights 연구원은 Lenovo Ideapad330 내부에 장착된 인텔 캐논 레이크 기반 "코어 i3-8121U" 프로세서의 칩을 분석한 보고서를 발표했다.

원문 - http://www.techinsights.com/technology-intelligence/overview/latest-reports/intel-10-nm-logic-process/

보고서에 따르면 인텔의 10나노는 현행 14나노 대비 트랜지스터 밀도가 2.7배 증가하여 인텔이 평방 밀리미터당 최대 100.8백만개의 트랜지스터를 넣을 수 있다고 밝혔다. 인텔의 10나노 노드는 최소 게이트 피치가 70nm에서 54nm으로 감소하며 3세대 FinFET 기술을 사용한다. 최소 금속 피치는 52nm에서 36nm로 감소하며 추가적인 특징으로 인텔은 10나노부터 실리콘 기판의 벌크 및 앵커 층에 코발트를 도입하고 있다. 코발트는 텅스텐과 구리의 좋은 대안으로 등장하여 크기가 작을수록 저항이 낮기 때문에 층간 접촉 재료로 각광받고 있다.

This innovation boasts the following:

• Logic transistor density of 100.8 mega transistors per mm², increasing 10nm density 2.7X over the 14nm node
• Utilizes third generation FinFET technology
• Minimum gate pitch of Intel’s 10 nm process shrinks from 70 nm to 54 nm
• Minimum metal pitch shrinks from 52 nm to 36 nm

Process Highlights:

• Deepest scaled pitches of current 10 nm and upcoming 7 nm technologies
• First Co metallization and Ru usage in BEOL
• New self-aligned patterning schemes at contact and BEOL

Design Highlights:

• Hyperscaling via 6.2-Track high density library
• Contact on active gate (COAG) cell-level usage