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반도체 디바이스 기술과 반도체 회로 기술에 관한 최첨단 연구 성과를 과시하는 국제 학회 "VLSI 심포지엄(VLSI Symposia)"이 올해(2019년)도 6월에 개최된다.

VLSI 심포지엄 사무국은 보도 기관 전용 설명회를 도쿄에서 열고, 개요를 설명했다. 또, 공식 사이트에서 프로그램을 공표했다.

VLSI 심포지엄의 가장 큰 특징은 반도체 디바이스 기술에 관한 국제 학회 "Symposium on VLSI Technology(VLSI 기술 심포지엄)"과 반도체 회로 기술에 관한 국제 학회 "Symposium on VLSI Circuits(VLSI 회로 심포지엄)"으로 심포지엄 전체가 구성되어 있는 점에 있다. VLSI 심포지엄(VLSI Symposia)은 전체의 총칭이다.

VLSI 기술 심포지엄과 VLSI 회로 심포지엄은 쌍이 되어 같은 기일, 같은 회장에서 개최된다. 참가자 등록은 어느 쪽의 심포지엄이 되지만 참가자는 양쪽 모두의 심포지엄을 들을 수 있다. 또 양 심포지엄 합동 세션이 몇 가지 준비되어 있다.

즉, 반도체의 디바이스 기술과 회로 기술, 또 프로세스 기술과 시스템 기술에 관한 최신 기술 동향을 참가자가 입수할 수 있다. 반도체 기술 국제학회에서 이와 같이 폭넓은 분야를 커버하고 있는 것은 아마 유례가 없을 것이다.

VLSI 심포지엄의 또 한가지 특징은 일본과 미국에서 번갈아 개최하고 있다는 점이 있다. 근년은 서기 홀수년에 일본의 교토, 짝수년에 미국 하와이에서 개최하는 것이 통례다. 올해는 서기 홀수년이므로 교토에서 개최된다. 일본에서 열리는 반도체 기술 국제학회에선 VLSI 심포지움이 최대 규모일 것이다.

개최 기간은 2019년 6월 9일(일요일)부터 같은 해 6월 14일(금요일)까지 6일로 좌중은 교토시의 호텔 "리가 로열 호텔 교토". 교토 개최 장소로서 최근에 계속 사용되고 있는 호텔이다.

하루 기술 강좌와 3일 간의 기술 강연회, 하루 포럼으로 구성

VLSI 2019의 일정을 조금 설명한다. 6월 9일(일요일)~14일(금요일)에서 11일~13일까지 메인 행사인 기술 강연 세션(테크니컬 컨퍼런스) 개최일. 메인 이벤트 전날 10일은 "쇼트 코스"라고 부르는 기술 강좌, 메인 행사 다음 날인 14일은 "포럼" 혹은 "금요일 포럼" 이라고 부르는 강연회다. "쇼트 코스"에서는 공통의 주제에 근거한 8개 안팎의 강의를 하루 만에 수강할 수 있다. 최근의 주제를 배울 수 있는 중요한 기회이며 "금요일 포럼"에서는 이것도 최근의 주제에 관한 5개 안팎의 강연이 예정된다.

또 올해(2019년)은 9일 밤에 "워크숍" 혹은 "일요일 워크숍" 이라고 부르는 강연회가 새로 생겨났다. "워크숍" 에서는 VLSI 심포지엄의 기술 강연에서 커버하고 있지 않는 테마를 취급한다.

강연 이외의 이벤트에 대해서도 언급한다. 10일 밤에는 "시연 세션" 이라고 부르는 테이블 톱 형태의 미니 전시회와 리셉션(환영회), 또 두 심포지엄 합동 패널 토론회(패널 토론)가 개최된다.

11일 밤에는 2건의 패널 토론회가 예정되어 있다. 이 패널 토론회는 한건이 VLSI 기술 심포지엄, 다른 한건이 VLSI 회로 심포지엄이 주최한다. 또 12일 밤에는 두 심포지엄 합동 만찬(연회)가 개최된다.

흥미로웠던 것은 14일 "금요일 포럼" 의 뒤로 예정된 이벤트다. "이브닝 이벤트" 라고 칭하는 체험회가 개최된다.

가상현실, 증강현실, 양자 컴퓨터가 기조강연의 테마

VLSI 심포지엄의 메인 이벤트인 테크니컬 컨퍼런스(기술 강연회)의 개요를 소개한다.

예년과 마찬가지로 컨퍼런스는 기조 강연 세션에서 시작된다. 4건의 초청 강연이 예정되며 다만 지난해(2018년)까지 회의 첫날 오전에 4건 모두 기조 강연을 실시한 반면 올해(2019년)는 회의 첫날(6월 11일) 오전 2건, 컨퍼런스 2일째(6월 12일) 오전 2건으로 나누고 있다.

6월 11일 기조 강연 세션에서는 먼저 도쿄 대학의 이나미 마사히코 교수가 "Virtual Cyborg:Beyond Human Limits(가상 사이보그:인류의 한계를 넘어)" 의 타이틀로 가상 현실 기술과 증강 현실 기술, 로봇 기술을 기반으로 한 신체의 확장과 감각 및 정신의 변용에 대해서 설명한다.

이어 미국 DARPA(국방고등연구계획국)의 W.Chappel 씨가 'Managing Moore's Inflection: DARPA's Electronics Resurgence Initiative(무어의 변곡점을 제어: DARPA의 일렉트로닉스 재흥 계획)' 이란 타이틀로 강연한다. DARPA는 일렉트로닉스 기술의 50년 앞을 겨냥한 연구 프로젝트 "Electronics Resurgence Initiative(ERI)"의 개발을 재작년(2017년) 6월에 발표했다. 강연에서는 ERI의 목적이나 스케줄, 조직 구성, 현황 등이 이야기 될 것으로 보인다.

6월 12일의 기조 강연 세션에서는 Facebook의 S.Rabii 씨가 "Computational and Technology Directions for Augmented Reality Systems(증강 현실 시스템을 위한 컴퓨터와 테크놀로지의 방향성)" 을 주제로 강연한다. 현실의 세계와 가상의 세계를 융합시킨 증강 현실 시스템(AR시스템)의 보급에는 저전력 컴퓨팅 기술이 필수적이다. 이를 위한 요소 기술인 데이터 전송의 소비전력을 최소화하는 기술이나 고효율 프로그래머블 액셀러레이터 기술, 차세대 비휘발성 메모리 기술 등을 설명한다.

이어 도쿄대학 및 이화학 연구소에 소속된 다루다 세이고 씨가 "Si Platform for Developing Spin-Based Quantum Computing(스핀베이스의 양자 컴퓨팅 개발용 실리콘 플랫폼)" 이라는 타이틀로 강연한다. 실리콘의 전자 스핀에 의한 양자점을 사용한 계산 아키텍처 이점을 기술하고, 연구개발의 현황을 설명한다.

5G 대응 모바일 SoC가 채용한 CMOS 플랫폼 기술

그러면 VLSI 기술 심포지엄과 VLSI 회로 심포지엄에서 주목해야 할 기술 강연을 소개한다. 처음은 VLSI 기술 심포지엄의 CMOS 로직 디바이스·프로세스 기술에 관한 강연이다.

Samsung Electronics(이하 Samsung)은 EUV 리소그래피 기술과 7nm세대의 FinFET 기술에 의해 256Mbit의 SRAM 매크로를 개발한 결과를 발표한다(강연 번호 T2-1). 종래의 ArF 액침노광과 멀티패터닝을 조합한 리소그래피 기술에 비하면 신뢰성 데이터의 격차가 작다. 개발한 기술은 양산 수준에 달했다고 한다.

IBM과 Samsung은 코발트 금속의 얇은 장벽 층을 만든 것에 구리 금속 배선의 수명(일렉트로 마이그레이션 수명과 TDDB 수명)을 코발트 금속 배선 수준으로 늘리는 기술을 공동으로 개발했다.(강연 번호 T2-2). 개발된 배선의 저항은 코발트 배선의 절반으로 낮다.

Qualcomm Technologies와 TSMC는 5G 대응 스마트폰 모바일 SoC "SDM855"에 채용한 7nm세대의 CMOS 플랫폼 기술을 공개한다.(강연 번호 T10-1) 앞선 세대의 모바일 SoC에 비해서 CPU의 성능이 30% 향상됐다.

3차원 교차점 구조에서 초 대용량 메모리를 목표로 한다

계속해서 VLSI 기술 심포지엄의 메모리 기술에 관한 주목 강연을 소개한다.

Macronix International과 IBM의 공동 연구 팀은 상변화 메모리(PCM)의 기억 소자와 오보닉 스위치(OTS)의 실렉터의 초 대용량 3차원 크로스 포인트 메모리를 검토한 결과를 공표한다.(강연 번호 T6-1) 1Znm세대의 미세 가공에서 Tbit 급의 실리콘 다이를 실현하려면 6층의 셀 배열이 필요하다고 결론지었다.

도시바 메모리는 은이온의 저항 변화 메모리 셀에 의한 크로스 포인트 구조의 메모리 셀 배열을 40nm 제조 기술로 개발했다.(강연 번호 JFS4-2)

카본 나노튜브에 있는 CMOS 로직과 CMOS 메모리

차세대 재료로서 기대되는 카본 나노 튜브(CNT)를 사용한 디바이스 기술의 발표에도 주목하고 싶다.

Massachusetts Institute of Technology(MIT)에서 2건의 성과 발표가 있다. 한건은 실리콘 광다이오드의 이미지 센서에 백 엔드 오브 라인(BEOL)의 프로세스에 의해 카본 나노 튜브(CNT)FET의 CMOS 회로를 단일 결정으로 적층 한 칩이다.(강연 번호 T2-5) CNT FET의 CMOS 회로에 의해 촬영 화상의 엣지를 리얼타임으로 검출한다.

다른 한건은 카본 나노 튜브(CNT)FET의 CMOS 회로에 의해 1Kbit의 SRAM을 개발한 결과 발표다.(강연 번호 T5-4) 1024개의 모든 메모리 셀들이 정상으로 동작했다.

이밖에 VLSI 기술 심포지엄에서는 TSMC가 발표 예정인 3차원 집적화 기술이 흥미롭다.(강연 번호 T2-3) 프론트 엔드 오브 라인(FEOL)의 프로세스에서 다른 실리콘 다이를 3차원 적층 한다. 실리콘 관통 전극(TSV) 기술이나 마이크로 범프 기술 등의 BEOL 공정 또는 패키지 공정에 의해 실리콘 다이를 3차원 적층 하는 방법에 비하면 실리콘 다이간 접속 대역 밀도와 전력 효율이 향상된다.

36칩을 접속한 DNN 액셀러레이터를 NVIDIA가 개발

여기서는 VLSI 회로 심포지엄의 주요 강연을 본다. 처음은 프로세서 기술에 관한 강연이다.

TSMC는 실리콘 인터포저를 사용해 실리콘 다이를 고밀도로 실장 하는 기술(CoWoS기술)에 의해 Arm코어의 SoC 다이를 2개 탑재한 고성능 처리기 모듈을 개발했다.(강연 번호 C3-1) SoC는 4개의 Cortex-A72 프로세서 코어를 내장하고 4GHz로 동작한다.

인텔은 암호화폐 "비트코인(Bitcoin)" 마이닝용 프로세서를 발표한다.(강연 번호 C3-3) 해시 함수 SHA256을 10M~756MHash/s로 실행하며 전원 전압은 230mV~900mV. 14nm의 CMOS에서 제조했으며 실리콘 다이 면적은 0.15mm2.

NVIDIA는 36칩(6칩×6칩)을 접속한 멀티 칩 모듈 구성의 심층 뉴럴 네트워크(DNN)·액셀러레이터를 개발했다.(강연 번호 C24-1) 용도에 따라서 스케일링이 가능하며 피크 성능은 127.8TOPS, ResNet-50의 추론 속도는 매초 2,615.

출처 - https://pc.watch.impress.co.jp/docs/column/semicon/1182340.html

5nm세대 이후의 차세대 배선 기술과 2nm세대 이후의 궁극의 배선 기술의 윤곽이 드러났다. 마이크로 프로세서나 그래픽 프로세서 등의 최첨단 로직 반도체가 채용하는 다층 배선 기술은 현재의 주류인 구리(Cu)배선으로부터 부분적으로 코발트(Co)배선을 도입하는 아키텍처로 바뀐다.

12월 4일~6일 미국 샌프란시스코에서 열린 국제 학회 "IEDM 2017"에서 이러한 배선 기술의 미래가 떠올랐다.

다층 배선 기술의 기초 지식

최첨단 이론의 성능을 끌어내 다층 배선에서 전기적 특성과 열적 특성, 그리고 장기 신뢰성을 실용적인 수준으로 유지해야하는 전기적 특성이 주로 배선 저항과 배선 용량(용량)을 의미한다. 모두 낮은 또는 작은 것이 바람직하다.

배선 저항이 오르면 배선에 의해 신호 전압이 저하하고 신호 펄스의 시작 시간이 늘면서 저항으로 소비 전력이 증가하는 동시에 온도가 상승한다. 배선 용량이 증가하면 신호 펄스의 시작 시간이 늘어나고 인접 배선 간의 크로스 토크가 증가하고 배선에 의한 소비 전력이 증가한다. 나쁜것 투성이다.

열적 특성이 주로 배선의 열 전도도(열 저항의 역수)을 의미한다. 배선에 의해 소비하는 전력과 온도 상승의 관계를 나타내는 특성이다. 열 전도도는 높은 것이 바람직하다(다시 말하면 열 저항은 낮은 것이 바람직하다). 열 전도도가 낮은(열 저항이 높은)것은 소비 전력으로도 온도의 상승 폭이 커진다. 그러나 일렉트로 마이그레이션의 수명이 짧아지고 배선 불량을 일으킬 우려가 생긴다.

장기 신뢰성이란 배선의 수명이다. 배선의 수명을 결정하는 것은 주로 3가지로 불량, 일렉트로 마이그레이션(EM)과 스트레스 마이그레이션(SM), TDDB(Time Dependent Dielectric Breakdown)이다. 전류 밀도가 높아지는 최첨단 이론에서는 일렉트로 마이그레이션(EM)이 설치의 수명을 결정하는 요인이 되기 쉽다. 일렉트로 마이그레이션은 전류에 의해 배선 금속 이온이 들어가고 배선 등이 변형하는 현상을 말한다. 변형에 의해서 저항 증가와 단선, 합선 등의 불량이 발생한다. 일렉트로 마이그레이션은 온도가 상승하면 활발해진다. 그러므로 열 전도율이 낮은 배선은 별로 좋지 않다.

과거에 일어난 알루미늄 배선 > 구리 배선으로의 세대 교체

최첨단 이론의 다층 배선 기술은 과거에 일대 변혁을 겪고 있다. 알루미늄(Al)배선으로부터 구리(Cu)배선으로의 전환이다. 1990년대 후반~2000년대 초반이다.

알루미늄 배선은 알루미늄이 은(Ag)과 동에 이어 낮은 저항률을 갖추는 것, 알루미늄 박막의 성막에 스퍼터 배선 패턴의 가공에 에칭을 사용하므로 양산성이 높은 점 등으로 널리 보급되고 있었다. 그러나 1990년대에는 미세화로 Al배선의 배선 저항치가 상승하고 일렉트로 마이그레이션 수명이 떨어지는 문제가 무시할 수 없게 됐다.

구리(Cu)는 알루미늄(Al)에 비하면 재료의 저항률(저항)이 낮고 게다가 전류 밀도의 허용치가 높다(즉, 일렉트로 마이그레이션 수명이 길다). 다만 구리(Cu)를 반도체 칩의 다층 배선에 채용하려면 넘어야 할 과제가 주로 2가지다. 하나는 Cu는 일반적인 성막 기술인 화학 기상 증착(CVD)이나 스퍼터링에서는 배선에 충분한 두께의 박막을 만들 수 없는 것, 다른 하나는 Cu박막은 부식에 의한 패턴 가공이 극히 어려운 점이다.

반도체 산업은 이 2가지 과제를 주로 2가지 요소 기술의 개발과 편성에 의해 극복했다. 하나는 전기 도금으로 Cu박막을 성장시키는 기술, 다른 하나는 CMP(Chemical Mechanical Polishing)에 의해서 여분의 Cu박막을 깎고 평탄화하는 기술이다. IBM이 양자를 조합한 배선 프로세스 기술 "dual damascene"을 1990년대에 개발함으로써 Cu의 다층 배선을 반도체 양산에 도입할 수 있었다.

미세화 진행에서 구리 배선에도 알루미늄 배선과 같은 위기 도래

구리(Cu)배선의 채용에 의해서 최첨단 이론의 다층 배선 기술이 직면한 대형 난관은 일단 사라졌다. 실제로는 지연된 것인데 미세화가 더 진행함에 따라 2010년대 전반에는 구리(Cu)배선에서도 과거의 알루미늄 배선과 같은 문제가 무시할 수 없게 됐다. 배선 저항 값 상승과 전류 밀도 증대다.(일렉트로 마이그레이션 수명의 저하)

특히 문제가 된 것은 일렉트로 마이그레이션 수명의 저하다. 해결책은 주로 2가지가 있다. 하나는 Cu배선의 벽에 얇은 캡층을 마련함으로써 일렉트로 마이그레이션에 대한 내성을 높이겠다는 것이며 다른 하나는 배선 금속 자체를 일렉트로 마이그레이션 내성의 비싼 재료로 변경한다는 것이다.

전자에서 캡층의 후보가 되는 금속 원소, 후자에서 배선의 후보가 되는 금속 원소는 모두 같아 코발트(Co)와 루테늄(Ru)이 유력시되어 왔다. 모두 구리(Cu)에 비해서 전류 밀도의 허용치가 높다고 여겨진다. 다만 이들 대책에는 트레이드 오프가 존재한다. 코발트(Co)와 루테늄(Ru)모두 저항률이 구리(Cu)보다 높다는 점이다. 사실, 금속 원소 가운데 가장 저항률이 낮은 재료는 은(Ag)이며 다음이 구리(Cu)다. 또한 은은 이행이 극히 일어나기 쉬운 점으로 배선 재료의 후보가 되지 않는다. 그러므로 코발트(Co)와 루테늄(Ru)의 하나를 도입하면 구리 배선에 비하여 배선의 저항이 상승할 우려가 높다.

또 열 전도율에서도 은이 가장 높고 다음이 구리라는 사실이 존재한다. 코발트와 루테늄의 열 전도율은 별로 높지 않다.

코발트 캡층과 코발트 배선이 당면한 과제

현재 가까운 미래의 미세 배선이 캡층과 배선 재료 모두 코발트(Co)를 채용할 가능성이 높다. 이미 일부 최첨단 로직 반도체 업체들은 배선 과정에 코발트를 채용하기 시작했다.

IBM과 GLOBALFOUNDRIES, Samsung Electronics의 공동 개발 그룹은 제조 장치인 Applied Materials와 함께 구리(Cu)배선에 코발트(Co) 캡층을 조합함으로써 저항 상승을 억제하면서 일렉트로 마이그레이션 수명을 늘린 다층 배선 기술을 개발하고 있다. 배선의 윗선을 캡층으로 하는 구조 및 배선의 주위를 캡층으로 싼 구조 등에서 양호한 실험 결과를 얻었다. 2017년 VLSI학회와 IEDM등에서 결과를 발표한 바 있다.

인텔은 최근 개발한 10nm세대의 최첨단 로직 반도체 프로세스에서 12층의 다층 배선 기술(밴프층 제외)에서 하층 측의 제0(제로)층(M0)과 제1층(M1)에 코발트(Co)를 주재료로 배선을 채용했다. 또한 제2층(M2)부터 제5층(M5)구리(Cu)배선에는 코발트(Co)의 캡층(인텔은 "클래드층(cladding layer)"이라고 표현)을 도입하고 있다. 2017년 12월에 개최된 IEDM에서 공표했다.(강연 번호 29.1)

코발트 배선을 채용한 제0층의 배선 피치는 40nm, 제1층의 배선 피치는 36nm로 지극히 좁다. 여기까지 미세화하면 구리 배선으로도 재료 본래의 저항이 아니라 결정 입계나 표면 상태 등에 의한 저항 증가가 심각하다. 

한편, 코발트 배선은 CVD에서 에칭으로 패턴을 가공할 수 있어 장벽 층에서 저항 증가가 없다는 이점이 있다. 종합적으로 생각하면 같은 치수의 코발트 배선의 저항치는 구리 배선에 비해서 오히려 낮아졌을 가능성이 적지 않다.

다층 배선 기술의 최종 병기 "올 카본 인터커넥트"

더욱더 앞으로 보면 언젠가는 코발트와 루테늄 등에도 한계가 온다. 다가올 장래에 대비해서 연구가 진행되고 있는 것이 다층 배선 기술의 "최종 병기"라고도 부를 수 있는 올 카본 인터커넥트 기술이다. 구체적으로는 배선을 다층 그래핀(MLG)비아를 카본 나노 튜브(CNT)에서 형성한다.

그래핀 카본 나노 튜브는 모두 탄소(탄소)의 동소체다.(같은 원자의 배열이나 결합 등이 다른 재료) 그래핀은 탄소 원자들이 정규 육각형의 격자에서 무한으로 이어진 레이어(단층)평면상 물질이다. 카본 나노 튜브는 그래핀이 원통형이 된 입체적인 물질로 원통의 직경은 1nm미만에서 수십 nm로 지극히 짧다.

그래핀이 반도체의 배선 재료로서 주목 받게 된 것은 그 뛰어난 전기적 특성과 열 특성 때문이다. 이론적으로는 저항률이 극히 낮고 허용되는 전류 밀도가 매우 높은 열 전도율이 높기 때문이다. 구리(Cu)와 비교하면 저항률(계산값)은 3분의 2정도에 전류 밀도는 100배~1000배, 열 전도율은 10배에 이른다. 극히 높은 품질의 배선 구조를 실현할 가능성이 있어 안팎에서 연구 개발이 활발해지고 있다.

올 카본 다층 배선 구조를 개발

그런 상황에서 올 카본의 다층 배선 구조를 처음 개발했다는 연구 결과가 등장했다. 캘리포니아 샌타바버라 대학(University of California, Santa Barbara)이 올 카본의 2층 배선 구조를 제작하고 그 결과를 국제 학회 IEDM에서 발표했다.(강연 번호 14.3)

2층의 배선 구조는 아래에 다층 그래핀(MLG)의 제1층 배선, 카본 나노 튜브(CNT)비아, 그리고 제1층 배선과 평행인 방향으로 MLG의 제2층 배선이다.

여기서 중요한 것은 다층 그래핀(MLG)과 탄소 나노 튜브(CNT)접속(콘택트)부분이다. 단순히 접속한 것은 콘택트의 저항이 높아진다. 거기서 MLG와 CNT사이에 미리 니켈(Ni)박막을 끼고부터 니켈과 탄소의 합금을 형성하고 콘택트의 저항을 줄이고 있다.

개발한 올 카본의 2층 배선 구조는 400℃로 고온의 스트레스를 주고 전류를 흘렸다. 전류 밀도는 배선 부분에서 25MA/제곱cm, 렌즈 부분에서 8.3MA/제곱cm, 비어 부분에서 3.1MA/제곱cm으로 훨씬 높다. 10시간이 지나도 저항치의 상승은 전혀 보이지 않았다. 높은 전류 밀도를 허용한다는 중요한 특성은 기본적으로 확인됐다.

다만 저항 그 자체의 특성은 아직 그리 좋지 않다. 특히 비어의 CNT 저항과 MLG와 CNT의 컨택트 저항이 아직 높다. 초기 개발이며 개량의 여지가 있고, 시간의 여유도 충분히 있는 "궁극의 다층 배선"이 완성될 때까지 차분히 기다리고 싶다.

출처 - https://pc.watch.impress.co.jp/docs/column/semicon/1097147.html