TSMC가 ISSCC에서 프로세스 기술의 향후를 전망
5nm 프로세스까지 반도체 프로세스 기술이 어떻게 될까. TSMC가 첨단 프로세스를 전망하는 강연을 "ISSCC(IEEE International Solid-State Circuits Conference)"에서 진행했다. TSMC는 CPU와 GPU, SoC 등을 제조하는 세계 최대 파운드리다. 현재 첨단 로직 프로세스로는 인텔, TSMC, 삼성, GLOBALFOUNDRIES의 4곳만 있다. 그 중에서 파운드리 비지니스에서 최대인 TSMC가 그리는 첨단 프로세스의 기술 그림은 중요한 의미를 갖는다.
반도체 회로 기술 학회인 ISSCC(샌프란시스코, 2월 5~9일)에서 기조 강연의 선두에 TSMC의 R&D를 총괄하는 Cliff Hou(Vice President, R&D, TSMC)가 등장해 "A Smart Design Paradigm for Smart Chips"라는 타이틀로 첨단 프로세스 기술의 동향을 전망했다. 반도체 회로 설계를 다루는 ISSCC에서 프로세스 기술에만 초점을 맞춘 세션은 색다르지만 복잡한 프로세스 기술에 대한 이해가 그 만큼 중요하게 된 것을 상징하고 있다.
파운드리의 프로세스 기술은 급격히 노드의 숫자를 낮추고 있다. TSMC는 현재 16nm프로세스를 제조하고 있지만 이미 10nm프로세스의 리스크 양산을 지난해(2016년)에 시작했으며 올해(2017년)은 7nm프로세스를 시작한다. 그 다음 5nm프로세스도 이미 시야에 들어 있다. 인텔의 프로세스 로드맵만 보면 14nm이 늦어지면서 10nm의 침투도 슬로우 페이스가 될 전망이며 미세화는 급격하게 속도를 떨어뜨리고 있는 것처럼 보인다. 그런데 파운드리의 로드맵에서는 거꾸로 미세화가 가속되고 있는 것처럼 보인다.
왜 파운드리의 로드맵은 이렇게 빠른 것인가. 무어의 법칙이 둔화됐다는 것은 거짓이었을까.TMSC의 ISSCC에서 강연의 일부는 이런 물음에 답했다.
각사의 프로세스 기술 로드맵. 리스크 생산 일정을 제시하고 있다
프로세스 미세화의 지표가 흔들리고 있다
프로세스 미세화의 지표가 되는 것은 장치의 형상 크기. CPP(Contacted Poly Pitch) 또는 게이트 피치(Gate Pitch)×Mx(Metal Pitch), 즉 게이트와 폴리의 간격으로 가장 좁은 메탈(배선)의 간격이었다. 각사의 로직 프로세스는 거의 CPP×Mx의 비율에 따라 노드의 숫자가 붙어 있었다.즉 어느 메이커의 28nm프로세스는 자사의 40nm에 비해 0.7x정도 크기가 작아진다.
각사의 프로세스 노드 CPP(Contacted Poly Pitch)또는 게이트 피치(Gate Pitch)×Mx(Metal Pitch)의 크기 비교
그러나 현재는 노드의 숫자와 CPP×Mx는 괴리가 있다. 각사 모두 CPP×Mx를 스케일 다운시킬 뿐 아니라 다른 요소에서 실질적으로 칩이나 회로의 크기를 줄이고 있다. 또 크기의 축소만 아니라 성능 향상과 전력 소비 감소도 미세화 이외의 요소로 실현하려 하고 있다.
TSMC는 ISSCC에서 아래의 슬라이드를 공개했다. 블루 라인은 로직 디바이스의 밀도, 레드 라인은 표준 셀 효율(=밀도)을 나타낸다. 표준 셀은 반도체 설계의 레고 블록 같은 것으로 GPU와 CPU의 많은 부분은 이 표준 셀로 만들어졌다. TSMC의 슬라이드에 있는 셀의 효율은 일정 면적에 얼마나 표준 셀을 챙길 수 있느냐의 밀도를 나타낸다.
우선 로직 디바이스의 스케일링은 16nm에서 10nm은 거의 2배 오르지만 10nm에서 7nm으로는 2배에 닿지 않는 것으로 나타났다. 이는 CPPxMx의 스케일링 지표에서 10nm에서 7nm는 노드의 숫자가 나타내는 정도로 수축하지 않을 가능성을 나타내고 있다.
또 10nm 그리고 7nm에서는 표준 셀의 밀도가 떨어지고 있다. 그래서 아무것도 하지 않으면 일정 면적에 주입할 수 있는 표준 셀의 수가 별로 늘지 않고 스케일링이 상당히 둔화할 것이다. 간단히 말하면 16nm에서 10nm, 7nm로 이행해도 칩의 다이 사이즈는 기대만큼 작아지지 않고 제조 비용이 떨어지지 않게 된다.
인텔과 TSMC가 지향하는 표준 셀 구조 개혁
거기서 TSMC는 표준 셀 구조 자체를 바꿈으로써 이 문제를 해결한다. 통상적인 표준 셀은 PG(Power-Ground)의 파워 레일을 깔고 PG 레일 사이에 로직 회로를 넣는다. 지금까지는 Vdd와 Vss(GND)의 파워 레일 부분은 로직 회로를 배치할 수 없는 부분이었다. 그러나 표준 셀 구조를 바꾸고 PG와 셀을 오버랩시키면 표준 셀 크기는 PG 만큼 줄일 수 있다.
TSMC는 이러한 표준 셀 구조 개혁으로 셀 밀도를 올려 실직적으로 로직 칩의 밀도를 올릴 수 있다고 한다. 이런 종류의 설계는 TSMC가 처음 시작한 것은 아니다. 인텔이 이미 자사의 표준 셀에서 파워 레일과 셀들이 오버랩되는 설계를 하고 있다. 인텔은 이처럼 표준 셀의 설계를 바꿈으로써 CPP×Mx의 스케일 다운보다 더 로직 밀도를 올리려 하고 있다. 인텔은 프로세스한 웨이퍼의 비용이 올라가더라도 이론 밀도를 더 올려 상쇄할 수 있다고 밝히고 있다.
이러한 표준 셀 설계의 개혁은 무엇을 나타내는 것일까? 답은 간단하다. 종래의 스케일링 지표인 "CPP×Mx" 만으로 프로세스의 미세화를 도모하는 시대는 끝났다. 앞으로는 표준 셀 설계 등 다른 요소도 고려하여 미세화를 생각해야 한다.
다만 표준 셀을 개발하고 있는 ARM은 이러한 파운드리의 고밀도 표준 셀은 밀도를 올릴 수 있지만 설계상은 사용하기 어렵다고 지적한다. ARM 자체는 기존의 표준 셀을 제공한다고 지난해 10월 ARM Techcon에서 설명하고 있었다.
TSMC의 Hou는 이 외에도 ISSCC에서 표준 셀과 PG의 설계에 대해서 언급했다. IR 드롭 전압 강하를 잡기 위해 수직 PG 라인을 2겹으로하는 설계다. PG 라인을 2겹화함으로써 via 갯수를 늘린다. 이는 셀의 수축과 반대 방향이지만 설계의 안정성을 높인다.
7nm 프로세스 이후의 큰 문제가 되는 배선 저항
프로세스의 미세화는 로직의 밀도 향상 뿐만이 아니라 성능 향상과 전력 감소도 중요하다. 그리고 향후의 프로세스 기술에서는 배선이 최대의 병목이 된다. TSMC의 Hou는 ISSCC의 세션에서 7nm 이후의 프로세스에서는 배선 저항이 핵심이 될 것으로 전망했다.
10nm에서 배선 저항의 문제는 반도체 업계에서 큰 과제로 되어 있다. 배선층의 미세한 배선에는 현재 구리가 쓰인다. 구리는 실리콘을 오염시키지 않도록 배선은 Barrier와 liner층이 둘러싸고 있다. Barrier와 liner는 지금까지 똑같은 재료로 두께가 변하지 않았다.
그래서 현재는 배선이 가늘어지면서도 Barrier와 liner의 두께가 달라지지 않았기 때문에 그 안쪽의 배선 부분이 점점 가늘어지는 경향이 있다. 7nm이 되면 Barrier와 liner 때문에 배선 자체가 매우 가늘어져 저항이 급증한다. TSMC에 따르면 7nm은 16nm세대보다 배선 저항이 3배로 늘어 5nm이 되면 7nm의 3배로 저항이 많아진다는 것이다. 즉 5nm세대의 배선은 16nm세대보다 9배나 저항이 커진다.
결과적으로 우선 총 회로 딜레이(지연) 가운데 배선 지연의 비중이 점점 높아진다. 5nm세대에선 배선 지연의 비율은 40%에 달한다고 알려졌다. 다시 말하면 트랜지스터 지연보다 배선 지연이 지배적이기 시작한다. 이렇게 되면 예를 들어 CPU의 오버클럭킹에서 전압을 올리고 트랜지스터의 속도를 빠르게 하더라도 전압 향상도 빨라지지 않는 배선 때문에 칩의 클럭이 오르지 않는 문제가 생긴다.
이 문제의 해결책으로는 Barrier와 liner에 대한 신소재 도입 및 배선 재료 자체의 변경 등 재료 면에서의 접근이 있다. TSMC는 다른 해결책으로 수직 방향의 배선인 "Via Pillar Insertion"을 제안했다. 반도체 프로세스의 배선층은 하층의 M1에서 M3주위가 매우 가늘고 중간층 이상이 되면 배선이 굵어진다. 그래서 어느 정도 떨어진 배선은 하층의 배선층에서 접속하기보다는 일단 위의 배선층으로 잡고, 중층의 배선으로 접속하는 것이 배선 저항이 적어진다.
다만 수직 방향으로 접속하는 비아(Via)도 저항이 있다. 거기서 TSMC는 Via를 2중으로 수직 방향의 저항을 줄이고 전체 배선 저항을 줄이는 접근 방식을 제안했다. 같은 설명은 ARM Techcon에서 EDA 툴 벤더가 하고 있다.
TSMC는 이 밖에도 FinFET 시대가 되어 문제가 되기 시작한 SRAM 셀 크기 축소 대처와 TSMC가 IoT에 힘을 넣고 있는 울트라 로우 파워 프로세스를 위한 SRAM 셀, TSMC의 카드인 "Fan-Out Wafer Level Package(FO-WLP)" 기술, "InFO"를 사용한 로직 칩으로 메모리 칩을 통합한 "InFO-M", 그리고 딥-러닝을 응용하여 설계 최적화를 진행하는 접근 등 여러 측면의 기술 개발을 공개했다.
출처 - http://pc.watch.impress.co.jp/docs/column/kaigai/1043026.html
