Dell EMC는 기업의 AI(인공지능) 도입을 간소화하는 패키지 솔루션 Dell EMC Ready Solutions for AI 제공 시작을 발표했다. 해당 솔루션은 사전 검증 및 최적화가 완료된 하드웨어/소프트웨어 컴포넌트를 패키지화 하여 신속하고 효율적인 도입을 실현하며 도입 지원 컨설팅, 데이터 사이언티스트 육성 트레이닝 등의 서비스도 함께 제공한다.


Ready Solutions for AI의 핵심은 Deep Learning with NVIDIA - Machine Learning with Hadoop의 2가지 패키지 솔루션으로, 모두 하드웨어/소프트웨어를 사전 통합/검증/최적화가 끝난 상태로써 제공한다. Deep Learning with NVIDIA는 딥러닝에 관련된 개발/학습/추론 등의 실행기반을 제공하는 통합 솔루션으로, 마스터노드/계산노드/공유 스토리지를 InfiniBand EDR 네트워크로 클러스터 접속한 하드웨어 환경에 오픈소스(OSS) 딥러닝 프레임워크(Tensor Flow, Caffe/Cafe2) 등을 지원한다.


 

클러스터부에는 마스터노드에 대용량 스토리지 서버 Power Edge R740xd, 계산 노드는 NVIDIA GPU를 최대 4기 탑재할 수 있는 Power Edge C4140, 또 공유 스토리지에는 스케일 아웃 NAS, 'Isilon F800'을 각각 채용한다. 또 데이터 사이언티스트 포털은 OSS, 'Jupyter Notebook' 베이스로 구축되어 있고, 데이터 사이언티스트는 이 화면에서 다양한 모델을 이용해 개발/학습/추론 작업을 시행할 수 있으며 또한 클러스터 관리 소프트웨어 Bright Cluster Manager와 연계하여 클러스터 설정이나 프로비저닝, 감시와 같은 하드웨어 레이어 작업도 용이하게 접근할 수 있다.

 

 

Machine Learning with Hadoop은 빅데이터 기반의 Hadoop 환경을 도입한 고객이 그 데이터를 머신러닝으로 간단하게 활용할 수 있도록 하는 솔루션으로, Hadoop 기반상에 데이터 사이언티스트용 툴/셀프서비스 환경인 Cloudera Data Science Workbench / Apache Spark 타겟 OSS 디플로잉 라이브러리 'BigDL' 등의 소프트웨어 구성 요소와 그 실행 환경 및 하드웨어 (PowerEdge R640, R740xd)가 추가된다.


Ready Solutions for AI 솔루션의 도입 효과로서 델은 "데이터 사이언티스트 생산성 30% 향상" "AI 인 사이트 취득 타사 대비 최대 2.9배 향상" "AI 전문 지식 제공에 따른 트레이닝 시간 98% 단축" 등을 어필하고 있다.

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ASUS는 Wi-Fi 6(IEEE 802.11 ax) 대응 최대 4,804 Mbps로 통신 가능한 무선 LAN 라우터 "RT-AX88U"를 21일에 발매한다.


160MHz의 대역폭, 1024-QAM, 4x4 등의 기술에 의해 5GHz 대역에서 4,804Mbps의 통신이 가능하며 기존의 IEEE 802.11ac 대응 무선 라우터보다 2.3배 고속 통신이 가능하다.


또, OFDMA나 MU-MIMO라고 하는 기술을 채용해 많은 디바이스가 접속하는 고밀도 네트워크 환경에서 최대 4배의 트래픽 효율화를 실현한다. 각 채널을 작은 채널로 분할해 복수 디바이스의 신호를 정리하여 송신하기 때문에 저지연을 실현한다.


타겟 디바이스의 데이터 송신 간격 조정으로, 라우터의 대기 신호가 필요 없을때 슬립 상태로 이행시킴으로써 디바이스의 배터리 소비를 개선하는 "Target Wake Time(TWT)", 복수의 ASUS 라우터를 연결시켜 커버 지역을 확장하는 메시 네트워크 "AiMesh"도 탑재한다.


그 외 거리나 위치를 검출해 보다 강한 전파를 송신하는 "AiRadar", 트렌드 마이크로와 협업 한 시큐리티 기능 "AiProtection", 게임 패킷을 우선적으로 보내는 "Adaptive QoS", 게이머 전용 프라이빗 네트워크 "wtfast" 채용에 의한 게임 지연 저감 대응 등도 지원된다.


CPU는 Broadcom의 BCM4908(1.8GHz, 쿼드코어), 메모리는 1GB DDR3, 스토리지는 256MB 플래시. 최대 전송 속도는 802.11ax 4,804Mbps, 802.11ac NitroQAM 4,333mbps, 802.11n Nitro-QAM 1, 000Mbps, 802.11/g/g/g.


본체 사이즈는 약 300×188×61mm, 중량은 1,010g.


출처 - https://pc.watch.impress.co.jp/docs/news/1159626.html

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영국 Arm는 18일(현지시간) 자율주행차용 CPU IP, Cortex-A65AE를 발표했다.


7nm 프로세스의 제조에 최적화된 CPU IP 코어로 Arm의 프로세서로는 처음으로 동시 멀티스레딩을 지원하고, 아웃 오브 오더 실행 파이프라인을 갖추고 있으며 1사이클에 2쓰레드를 동시에 실행할 수 있다. Intel로 비유하면 Hyper-Threading과 같은 기능에 해당한다.


또, "Split-Lock"라고 불리는 기능을 탑재해 Split 모드는 멀티코어로 다른 처리를 시킴으로써 성능을 살리는 모드, Lock 모드는 멀티코어에 같은 처리를 시킴으로써 용장성을 갖게 하는 모드다. 추가로 듀얼 코어 록스텝(DCLS)에 대응해 2개의 코어로 같은 처리를 실행하는 기능도 갖춘다.


Cortex-A65AE는 최대 8코어까지 하나의 클러스터로 취급할 수 있으며 이 중 Split 모드와 Lock 모드를 혼재시키는 것이 가능하며 하이 스루풋 처리를 필요로 하는 자율 주행차의 요구에 대응할 수 있다고 밝혔다.


명령 아키텍처 Armv8-A에 DynamIQ 기술을 탑재하고 SIMD 명령 NEON도 지원하여 오디오/비디오/2D/3D 그래픽스 처리에 대응하고 있다.

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JEDEC은 High Bandwidth Memory(HBM) 규격을 업데이트 한 JESD235를 발표했다.


HBM은 HPC, 서버, 그래픽, 네트워킹 등 광대역과 저전력, 고밀도 탑재가 요구되는 업계용 고속 메모리 규격이다.


새로운 JESD235는 8개의 독립채널로 분할된 1024bit 폭의 인터페이스를 통한 1스택 디바이스당 최대 307GB/s의 대역을 실현한다. 따라서 TSV 기술에 의한 2Hi(2층), 4Hi(4층), 8Hi(8층), 12Hi(12층) 메모리 적층에 대응하며 1스택당 최대 용량은 24GB.


엔비디아의 Tesla 등에 채택되고 있는 4스택 구성의 경우 JESD235는 인터페이스폭 4096bit/합계 대역폭 1228GB/s로 최대 96GB의 V램의 구축이 가능해진다.


이번 규격 갱신은 핀당 대역폭이 2.4Gbps로 확장되어 고밀도 컴퍼넌트용 16Gb 레이어와 12Hi 구성에 대응하는 새로운 옵션 추가 등이 이루어지고 있다.

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미국 Intel은 11일(현지시간) 로버트 노이스의 과거 사저에서 기자회견을 열고 이 회사가 개발하고 있는 차세대 CPU 등에 채용되는 각종 기술을 공개했다.


이 가운데 Intel 상석 부사장 겸 Intel 아키텍처/그래픽 솔루션 사업 본부장 겸 에지 컴퓨팅 솔루션 주임 아키텍트 라자 코두리가 Intel이 개발하고 있는 새로운 CPU 마이크로 아키텍처의 개발 코드 네임이 "Sunny Cove"(서니 코브)인 것을 밝혔다.


Sunny Cove는 2019년 말까지 발매되는 Xeon이나 Core 프로세서의 마이크로 아키텍처로서 채택된다. 현행 제품의 베이스가 되고 있는 Skylake와 비교해 Sunny Cove는 실행 포트가 8에서 10으로 증가되고 있는 것, L1 데이터 캐시가 32KB에서 48KB로 증가되고 있는 등의 확장이 더해지고 있어 Core 프로세서로서는 오랜만에 내부 아키텍처에 큰 개량이 추가된다.



2019년에 투입되는 Xeon, Core 타겟 Sunny Cove, 그 후 Willow Cove, Golden Cove로 진화

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기자 회견에서 코두리는 Intel이 개발하고 있는 CPU 마이크로 아키텍처(설계상의 사양)에 관한 설명으로 내년(2019년) 말까지 투입을 계획하고 있는 Xeon 프로세서, Core 프로세서의 CPU 마이크로 아키텍처의 개발 코드 네임이 "Sunny Cove"(서니 코브)인 것을 분명히 했다.


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Sunny Cove는 Intel이 2020년에 Xeon 서버 전용으로 투입을 계획하는 "Ice Lake"에 채용될 예정인 것 외에 클라이언트 PC 전용에도 2019년에 투입될 계획이라고 설명했다.


다만 현시점에서는 클라이언트 전용으로 어느 CPU에 탑재될 예정인지는 명확하게 되어 있지 않지만 Sunny Cove라고 여겨진 CPU가 탑재된 마더보드에는 "ICL" 등의 표시가 남아 있어 Ice Lake일 가능성이 높다.


코두리에 의하면 최초의 Sunny Cove 탑재 제품은 10nm 프로세스 룰로 제조될 예정이다.


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코두리에 따르면 Intel은 우선 Sunny Cove를 투입하고, 그 뒤를 이어 캐시를 재 디자인해 새로운 트랜지스터에 최적화 된 개량판으로 Willow Cove(윌로우 코브), 2021년에는 성능을 끌어올린 Golden Cove(골든 코브)를 투입한다.


Atom 프로세서의 신코어도 계획되고 있는 것이 밝혀져 2019년에 성능을 향상시킨 네트워크/서버 전용 "Tremont(트레몬트), 2021년에 스칼라 성능, 주파수, 벡터 성능을 끌어올린 "Gracemont(그레이스몬트)", 또한 그 후에도 명칭은 미정인 "~mont" 라고 하는 코드 네임으로 차세대 제품을 계획하고 있다고 밝혔다.


Sunny Cove는 Skylake세대와 비교해 IPC가 크게 향상

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Intel 펠로우 겸 Intel 아키텍처·그래픽스 솔루션 사업 본부 CPU 컴퓨팅 아키텍쳐 Intel 아키텍처 사업부 부장은 Sunny Cove 마이크로 아키텍쳐의 개요를 설명했다.


설명에 의하면 Sunny Cove는 IPC(사이클당 실행할 수 있는 명령수)를 향상시키는 개량이 진행되고 있어 클럭 주파수가 오르지 않아도 성능이 향상되는 설계를 목표로 하고 있다.


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그는 개발코드 네임 Skylake(스카이레이크)와 Sunny Cove의 내부구조를 비교하며 Sunny Cove의 강화점을 설명했다.


그것에 따르면 Sunny Cove는, 리오더 버퍼, 로드 버퍼, 스토어 버퍼, 리저베이션 스테이션(스케줄러) 등의 사이즈나 구조도 강화되고 있으며 특히 캐시는 L1 데이터 캐시가 50%(32KB에서 48KB로), L2 캐시 사이즈도 Skylake 세대보다 더 커지고 있다.


다만 L2캐시의 용량은 Skylake 세대에서 그랬듯이 제품에 따라 다르지만 "Xeon용 디자인은 보다 크고, 클라이언트용은 그것보다 작다는 것은 Skylake 세대와는 공통이지만 용량 그 자체는 양쪽 모두 Skylake 세대보다 커지고 있다"고 밝혔다.


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내부의 실행 유닛도 확장되어 Skylake 세대에 비해 와이드 어로케이션이 4에서 5로, 그리고 실행 포트는 8에서 10으로 늘어났다.


늘어난 실행포트는 AGU가 1개(3에서 4로)로, 스토어 데이터가 1개(1에서 2로) 늘어난다. 실행 포트의 몇 개에는 SIMD Shuffle, LEA 등의 기능이 추가되어 있다.


이를 통해 1클럭 사이클로 실행할 수 있는 명령수가 증가하고 있으며 병렬 실행시 효율을 올리고 있는 것이 Sunny Cove의 특징이 된다.


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분기 예측 버퍼도 늘리고 있어 새로운 알고리즘을 도입해 정확성을 보다 향상시키는 등의 개량을 가하고 있는 등 효율성을 올리는 개선도 가해지고 있다.


새 명령세트도 도입될 예정이며 특히 암호화 관련 추가 명령세트(vector AESSHA-NI 등) 강화가 이뤄질 것으로 알려졌다. 전시회장에서는 오픈소스 압축·해제 소프트웨어인 7zip 소스 코드를 바꿔 Sunny Cove의 신명령 세트에 대응시킨 데모를 진행했는데 대응하지 않는 Kaby Lake로 실행했을 경우와 비교해 75% 고속으로 처리할 수 있었다.


또 메모리 어드레스도 강화되고 있다. 주소 가능한 가상 메모리는 Skylake 세대의 48bit에서 57bit로 강화되고, 물리 메모리는 52bit로 확장된다. 이것에 의해 최대 4PB(페타바이트)까지의 물리 메모리에 대응하는 것이 가능하게 된다고 설명하고 있다.



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출처 - https://pc.watch.impress.co.jp/docs/news/1158093.html

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미국 Intel는 11일(현지시간) Intel의 공동 창업자 로버트 노이스의 옛 사저에서 기자회견을 열고, 동사가 개발하고 있는 차세대 CPU 등에 채택되는 각종 기술을 공개했으며 Intel이 개발해 온 3D 다이적층 기술 "Foveros"를 발표했다.


기존의 3D 다이적층은 CPU나 GPU 등의 로직 회로와 메모리 등을 3차원으로 적층하는 것이었는데 이번에 Intel이 발표한 Foveros는 메모리와 로직 뿐 아니라 논리적으로 로직과 로직을 3D로 적층하는 것이 가능해졌다. Intel에 따르면 로직간 3D 다이적층 기술은 업계 최초로 2019년에는 Foveros 기술을 채택한 최초의 x86 프로세서를 출시할 계획이다.



업계 최초의 로직과 로직을 3차원 적층하는 3D 패키징 기술 "Foveros"

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Intel 상석 부사장 겸 Intel 아키텍처/그래픽스 솔루션 사업본부장 겸 에지 컴퓨팅 솔루션 아키텍트 라자 코두리는 "현재는 CPU, GPU, FPGA, 가속기 등 복수의 프로세서가 컴퓨팅 환경에서 이용되고 있는 헤테로지니어스 환경이 되고 있다. 그러한 가운데 패키징 기술의 진화, 특히 3차원 적층 기술이 요구되고 있었다"고 밝혔다.


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그리고 코두리가 공개한 것은 "Foveros"라는 Intel이 개발 코드네임으로 부르고 있는 3D 패키징 기술이다. 3D 다이적층 자체는 지금까지도 GPU 위에 HBM 메모리를 적층하는 등의 형태로 이용되어 왔다. 그러나 로직과 로직을 적층하는 기술은 업계 최초이며 발열을 어떻게 해결하는지를 포함해 다양한 기술혁신을 포함시켰다.


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Foveros는 Intel이 이미 투입한 Embedded Multi-die Interconnect Bridge(EMIB)라 불리는 2D 패키징 기술의 발전 기술이다. Intel은 개발코드 네임 "KBL-G" 등 여러 다이를 하나의 패키지로 통합하는 제품을 최근 추진하고 있으며 이번 3D 패키징 기술은 그 연장 선상에 있다.


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Intel에서는 이것을 2019년 후반에 실제 제품에 투입한다. 최초의 Foveros를 활용한 제품은 22nnm 프로세스 룰로 제조되는 SoC(x86 프로세서+I/O)에 10nm 프로세스 룰로 제조되는 것보다 강력한 처리 능력을 가진 x86 프로세서+GPU와 그 위에 메모리를 3단으로 겹친 제품.


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이번에 Intel은 그 최초의 제품을 실제로 가동한 데모를 공개했다. 현재의 엔지니어링 샘플에서는 팬이 필요하지만 실제 제품에서는 팬이 필요 없을 정도로 저전력이라고 밝혔다. 현시점에서는 이 Foveros에 대응한 제품이 어떠한 시장에 투입되는지 등에 관해서는 밝혀지지 않았다.


출처 - https://pc.watch.impress.co.jp/docs/news/1158136.html

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미국 인텔(Intel)은 창업자 고 로버트 노이스의 사저에서 기자설명회 "인텔 아키텍처 데이(Intel Architecture Day)"를 12월 11일 개최했다.


본 기사에서는 현지에서 취재하면서 알 수 있었던 Intel의 큰 개발 전략 변경에 필자의 고찰을 섞어 전하고 싶다.


이번에 Intel은 차세대 CPU 아키텍처를 기존의 Skylake, Kaby Lake 같은 제품 코드네임이 아니라 CPU 마이크로 아키텍처 코드네임 "Sunny Cove"로 설명했다. 이것은 왜일까?



고 로버트 노이스의 옛 사저

Intel은 엄밀히 말하면 로버트 노이스(1927~1990년)와 '무어의 법칙'으로 알려진 고든 무어에 의해 창설되었지만 거의 창설기부터 이 2명과 함께 회사를 발전시킨 앤디 그로브(1936~1990년, 79세 사망)를 더해 3명이 Intel의 창업자라고 언급하는 경우가 많다.


로버트 노이스는 Intel이 거대 기업이 되기 전 세상을 떠났기 때문에 3명 중 가장 지명도가 낮지만 Intel 창업자 3명 중의 으뜸은 노이스다.


노이스는 마이크로 프로세서를 발명한 엔지니어 중 1명으로 무어, 글로브와 함께 지금의 Intel 기초를 만들었다고 해도 과언이 아니다.


이 근방의 역사에 흥미가 있으면 "Intel Trinity(인텔 세계에서 가장 중요한 회사의 산업사)" 등의 서적이 간행되고 있으므로 읽어보면 좋을 것이다.



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유감스럽게도 필자가 Intel을 취재하게 된 90년대 중반에는 노이스가 사망했고 직접 만난 적은 없지만 각종 서적을 읽어보면 노이스는 언제나 긍정적인 모습이 역력하다.


이번에도 그의 유명한 대사인 Don't be encumbered by history. Go off and do something wonderful이 소개됐다. 멋진 영어라서 이 대사만 봐도 노이스라는 인물이 긍정적인 사람이었음을 알 수 있을 것이다.



Intel에 있어 강점이 사라지고 있는 지금 Intel도 크게 바뀔 시기에 와 있다

이번에 Intel이 그러한 노이스의 사저에서(현재는 노이스가의 소유가 아닌 다른 오너의 소유) 기자 회견을 진행한 것은 그 자체에 숨겨진 메세지가 있다. 그것은 지금 Intel은 여러 가지 의미로 바뀌지 않으면 안 되는 상황이 되고 있기 때문이다.



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그 상황을 설명할 수 있는 안성 맞춤인 인재를 Intel은 올 3월에 영입하고 있다. 이번 기자 설명회에서 Intel의 새로운 방침을 설명한 Intel 상석 부사장 겸 Intel 아키텍처/그래픽스 솔루션 사업본부장 겸 에지 컴퓨팅 솔루션 주임 아키텍트인 라자 코두리다.


코두리는 올해(2018년) 3월에 Intel과 직접적인 경합관계에 있는 AMD에서 Intel로 이직하여 화제가 되고 있다. 지금 코두리는 그래픽스 뿐만 아니라 IA(Intel Architecture)도 포함한 전체 책임자가 되고 있다.


실은 Intel의 간부에 취임하고 있는 AMD 출신자는 코두리 뿐 아니라 클라이언트 프로세서의 개발 책임자라고 해도 좋은 Intel 상석 부사장 겸 실리콘 엔지니어링 사업본부 사업본부장인 짐 켈러도 Intel로 옮기기 전에는 AMD에서 Zen 아키텍처의 개발을 주도한 것으로 잘 알려져 있다.


짐 켈러는 AMD 이후 Apple에서 치프 아키텍트로 iPhone4에 채용된 A4 프로세서의 개발을 주도하여 iPhone 대성공의 초석을 만든 인물이다.


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그런 Intel의 강점도 그리고 약점도 경합하는 타사라고 하는 제삼자의 눈으로 봐온 코두리는 지금까지의 Intel 강점은 2가지가 있었다고 설명한다.


x86 아키텍처라고 하는 CPU 아키텍처를 Intel과 그 라이센스를 받은 AMD만으로 독점해 온 것이 하나, 그리고 다른 하나는 Intel이 무어의 법칙이라고 하는 경제 원리 속에서 x86 아키텍처를 독점해 온 것에 의해 얻은 이익을 새로운 제조 프로세스 룰 개발비로 돌리는 것으로, 항상 타사보다 1세대 혹은 2세대 새로운 프로세스 룰을 사용할 수 있어 성능면이나 소비 전력 관점에서 메리트를 얻어 온 것이다.


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하지만 이미 두 가지 강점도 약해졌다.


전자는 모바일 시장에서 점유율 획득에 완전히 실패한 적도 있으며 PC+모바일을 1개의 클라이언트 디바이스라고 하는 시장에서 봤을 경우 이미 10% 정도 밖에 되지 않는 것이 현 상황으로, 해에 따라서 격차가 있지만 스마트폰이 약 20억대의 시장인 것에 비해 PC는 약 2억대의 시장이기 때문이다.


데이터센터 시장은 아직 강점이 있어 Arm이 침투를 목표로 하고 있지만 계속 실패하고 있다. 그렇지만 모바일과 같은 일이 일어날 가능성은 얼마든지 있다.


제조 프로세스 룰도 마찬가지다. 그 동안 Intel은 다른 반도체 업체들이 이용하는 파운드리에 대해 1~2년 정도 앞서 나갔다. 그것이 Intel이 타사와 경쟁하는데 있어서 유리한 상황을 만들어 왔다.


그런데 Intel는 10nm 출하에서 실패했다. 10nm의 최초의 제품이 될 예정이었던 "Cannon Lake"는 1년 이상 늦게 출하되었고 GPU가 없는 버전을 출하하고 있을 뿐, 메인스트림 전용 제품이나 하이엔드 제품은 아직도 출하되지 못했다.


Intel은 자사의 14nm는 다른 파운드리 업체들의 10nm에 해당된다고 설명했었는데 마침 다른 파운드리(TSMC)가 7nm를 시작하면서 실제로 제품을 출하하고 있다.


Intel이 주장하는대로 다른 파운드리의 7nm가 Intel의 10nm 상당이라 해도 객관적으로 볼 때 Intel은 이미 타사에 뒤진 상황이다. 그렇기 때문에 Intel은 달라져야 한다. 확실히 노이스의 말대로 "주변 환경이 변하고 있다면 어딘가 다르게 가지 않으면 안 된다", Intel 자신도 그렇게 생각하고 있기 때문에 이번에 노이스 저택에서 기자 회견을 진행했을 것이다.



탈x86 의존, 탈 프로세스 룰 의존, 키포인트

Intel이 이번 기자설명회에서 말하고 싶었던 것을 한마디로 요약한다면 "탈 x86/프로세스 룰 의존" 일 것이다.


오해하지 않았으면 좋은 것이 그것은 x86 아키텍처를 버리고 Arm으로 간다거나 자사의 제조 시설에 대한 투자를 그만두고 다른 파운드리에 제조를 위탁한다는 것이 아니다.


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코두리는 새로운 Intel 기둥은 6가지가 있다고 설명했다.


제조 프로세스 룰, 아키텍처, 메모리, 인터커넥트, 보안, 그리고 소프트웨어 등 6가지다.


각각에 강점을 냄으로써 전체적으로 다른 회사를 능가하는 그것이 새로운 Intel의 전략이라는 것이다.


즉, 2가지만 주력하던 이전의 전략에서 4개의 새로운 기둥을 추가하는 전략이 되므로 "탈 x86/프로세스 룰 의존"이라는 것이 바른 표현이 된다.


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"탈 x86/프로세스 룰 의존"을 실현하는 것 가운데 이번에 Intel은 몇 개의 새로운 발표를 진행했다. 가장 중요한 것 중 하나는 로직회로의 3D 적층을 실현한 3D 패키징 기술일 것이다.


자세한 것은 별도 기사를 참조하면 좋은데 현재 Intel이 실현하고 있는 것은 10nm의 CPU+GPU라고 하는 고성능 로직과 22nm의 SoC를 상하로 탑재하고, 추가로 그 위에 메모리를 올리는 것이다.


Intel에 의하면 장기적으로는 이와 같이 3D 방향 뿐만이 아니라 2D 방향에도 복수의 로직 회로를 탑재해 그것을 3D로 탑재할 수도 있다고 한다.


그렇게 되면 예를 들어 CPU, GPU, FPGA, 또 인공지능 NPU 등을 각각 탑재하고, 메모리나, 그 다음 스토리지까지 탑재할 수 있게 될 가능성이 있다. Intel은 2015년에 Altera를 인수해 FPGA를, 2016년에 Nervana Systems를, 그리고 2017년에는 Mobileye를 인수해 인공지능과 컴퓨터 비전 관련 반도체 기술을 얻고 있다. 즉, Intel에는 그러한 로직 회로의 자산이 많이 있다.


Altera의 제품은 이미 Intel의 반도체 공장에서 생산되고 있지만 Nervana나 Mobileye 등은 파운드리를 사용해 생산하고 있어 그것을 서둘러 Intel의 반도체 공장으로 이행하는데는 방대한 시간이 걸린다.


그러나 이런 다이어트 기술을 쓰면 엄청난 투자도 필요 없이 한 제품으로 통합할 수 있다.



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실제로 Intel은 2D 다이 적층으로 큰 성공을 거두고 있다.


최근의 예로 "Kaby Lake-G(Core i7-8809G, Core i7-8709G, Core i7-8706G, Core i7-8705G, Core i5-8305G)"는 CPU, dGPU, 나아가 HBM 메모리를 하나의 패키지상에 통합하고 있다.


또, 노트 PC 용으로 제공하고 있는 U/Y 시리즈의 Core프로세서는 CPU와 PCH를 1 패키지로 실장하고 전 세계 노트북에 채택되고 있는 점도 생각하면 이러한 다이적층 기술이 매우 유망할 것이 틀림없고, 향후 Intel의 강점이 되어 갈 가능성이 있다.



새로운 소프트웨어 프로그래밍 모델로서 One API를 제안

하지만 그러한 헤테로지니어스한 프로세서를 3D 패키지로 만들었더라도 소프트웨어를 만드는 측에서 보면 x86 프로세서의 소프트웨어를 만들고, 그와는 다른 코드로 GPU를 지원하며 또한 앞으로는 FPGA나 가속기도 지원해야 하기 때문에 소프트웨어가 너무 복잡해진다.


여기서 향후 Intel이 임하는 것이 "One API"라고 하는 새로운 소프트웨어 프로그래밍 모델이다. One API는 Intel이 API, 미들웨어와 프레임워크를 제공하고, 그 미들웨어가 처리에 적합한 CPU, GPU, FPGA, NPU, 가속기 등에 할당하면서 실행해 나간다.


코두리에 따르면 '새로운 ISA(명령세트 아키텍처)와 같은 것' 이라는 것으로, 프로그래머는 One API를 위한 어플리케이션을 만드는 것만으로 최적의 하드웨어를 실행할 수 있다.


이렇게 되면 CPU의 ISA는 무엇인가, GPU는 Intel의 GPU인가, NVIDIA의 GPU인가 하는 것 등은 상관없이 One API에 대응한 소프트웨어의 코드를 쓰면 나중에는 OS가 boot 하고 있는 CPU 아키텍쳐 전용으로 컴파일 하는 것만으로 해결할 수 있다.



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이것이 정말로 실현되면 CPU 아키텍처 중요성은 단순한 OS 부트용이라는 것만 되므로 향후 그것이 Arm인지 x86인지 하는 것은 중요하지 않게 된다.


실제로 코두리는 One API에서 Intel의 ISA 뿐 아니라 타사의 ISA를 지원하는 것도 가능하다고 말하고 있어 실제로 그렇게 될 가능성은 높다고 할 수 있다. 물론, 그것을 실현하기 위해서는 OS 벤더와 협력하거나 S/W 개발자에게 One API를 제공해야 한다.


그야말로 "말하기는 쉽고, 행하기는 어렵다"의 전형례인 만큼 향후 Intel이 어느 정도 본격적으로 임할 생각이 있는지 향후의 동향을 지켜볼 필요성이 있다.



탈프로세스 룰 의존을 목표로 하여 프로세스 룰에 최적화하지 않는 IP 설계를 서두른다

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그리고 탈 프로세스 룰에 관해서도 Intel은 진심으로 임해 간다.


이 기자 설명회의 마지막에 등장한 Intel 테크놀로지/시스템 아키텍처 사업 본부 프레지던트 겸 클라이언트 사업 본부 최고 엔지니어링 책임자인 마티·렌다틴탈라는 10nm 지연에 대해 질문받으면서 "10nm에서 우리가 학습한 것은 로드맵을 착실하게 실행해 나가려면 IP(지적 재산권, 여기서는 CPU의 마이크로 아키텍쳐 등 프로세서의 디자인을 말하는 것)가 SoC로부터 독립하고 있는 것이 중요한 것이다. 14nm와 10nm를 비교했을때 14nm가 아직 좋은 점이 많아 이행하지 못했다. 제품 로드맵, 약속한 기능과 성능 등을 착실히 제공해 나가는 게 가장 중요한 요령이다." 라고 설명하며 Intel이 향후 프로세스 룰의 진화와 제품의 실장을 떼어낸 로드맵으로 이행해 나간다고 하는 방향성을 분명히 했다.


이것은 Intel에 있어서는 전략의 대전환이라고 말할 수 있다.


Intel는 "TICK-TOCK" 이라고 불리는 제품 전략을 기본으로 해왔다. TICK-TOCK 이란 이전 프로세스 룰 세대의 마이크로 아키텍처를 미세화한 제품을 우선 새로운 프로세스 룰로 릴리스 해(이것을 TICK라고 부른다) 그 후 새로운 프로세스 룰에 맞추어 만들어진 신 마이크로 아키텍처 제품(이것을 TOCK이라고 부른다)을 발표하여 새로운 프로세스 룰 세대에서 그것을 미세화하는 것을 반복해 가는 것으로부터 붙여진 전략이었다.


이 장점은 새로운 마이크로 아키텍처를 보다 선진적인 프로세스 룰로 최적화함으로써 성능향상과 전력효율을 얻을 수 있다는 것이었다. 이 TICK-TOCK 자체는 Kaby Lake라고 하는 "Skylake Refresh"가 나오지 않는 단계에서 이미 정지되고 있었지만 그런데도 10nm세대에서는 우선 Skylake(및 그 리프레시 버전인 Kaby Lake)의 미세화 버전인 Cannon Lake를 발매하고 그 후 새로운 마이크로 아키텍처가 되는 Iceake 를 발매한다.


그러나 Cannon Lake는 취소되지는 않았지만 크게 늦어져 내장 GPU가 없는 제품을 한정된 OEM에 출하할 수 있었을 뿐이다. 즉, 실질적으로는 취소된 것과 같은 상황에 있다. 그 내력에 따라 10nm의 신 아키텍처인 Ice Lake는 본래라면 2017년 말에 발매되었겠지만 1년 이상 지나도 아직 발매되지 않은 상황이다.


그런데 Ice Lake는 10nm를 전제로 설계하고 있어 10nm가 보다 안정될 때까지 출하를 기다려야 하는 상황에 빠지게 되었다.



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그래서 앞으로 Intel은 프로세스 룰과 디자인을 분리해 어떤 프로세스 룰이라도 만들 수 있도록 CPU나 GPU를 설계한다는 것이다.


극단적인 이야기로 그것은 Intel의 프로세스 룰 뿐만이 아니라, 타사 파운드리라도 만들 수 있도록 할지도 모른다.(라고 생각하며 말했지만 Intel은 거기에 대해 아무것도 언급하고 있지 않다)


그렇게 하면 이번처럼 10nm와 같은 상황이 오더라도, 곧바로 14nm용으로 설계를 수정해 14nm로 제조하면 이번처럼 Ice Lake의 출하가 늦어지는 것을 피할 수 있다.(물론 프로세스 룰에 최적화하는 메리트가 없어지는 것과 트레이드오프)


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이 때문에 이번 Intel이 설명한 차세대 아키텍처는 Ice Lake라고 하는 제품의 코드 네임이 아니고, 어디까지나 CPU 마이크로 아키텍처 코드 네임인 Sunny Cove로서 설명되었던 것이다.


AMD가 CPU의 마이크로 아키텍처 코드네임을 'Zen' 이나 'Bulldozer' 라고 부르고 있으며 CPU의 제품을 'Raven Ridge'(APU), 'Summit Ridge'(데스크탑) 코드네임으로 나누었듯, 앞으로는 Intel도 CPU의 마이크로 아키텍처를 'Sunny Cove', CPU를 탑재한 제품을 'Ice Lake'로 따로 구별했다.


출처 - https://pc.watch.impress.co.jp/docs/column/ubiq/1158304.html

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D램 미세화가 막혀 있다. 미세화를 막는 것은 메모리 셀의 셀렉터용 트랜지스터와 셀 캐패시터 양쪽이다. D램 메모리셀은 셀 셀렉터용 트랜지스터인 MOS FET과 전하 축적용 캐패시터로 구성된다. 메모리셀 면적을 가능한 작게 하기 위해서는 이전에는 미세화(가공치수의 축소)가 유력한 수단이었다. 그러나 2000년대 이후에는 미세화에 의존하는 비율이 점차 감소해 2010년대 들어 미세화에 크게 의존하지 않고 있다. 특히 2010년대 중반 미세 가공 기술 노드가 20nm 세대에 진입한 이후 미세화가 미세한 시각으로 접어들고 있다.


이 때문에 미세화(가공 치수의 축소) 이외의 기술적인 분석에 의해 D램의 기억밀도를 높이는 것이 일반적이다. 그리고 기술적인 분석에 대한 요구가 한층 더 강해지는 경향에 있다. 이 같은 사실이 국제학회 IEDM(미국 캘리포니아주 샌프란시스코에서 12월 15일 개최)에서 다시 불거졌다.


미세화의 한계를 상징했던 것은 주로 두 개의 강연이다. 하나는 12월 2일의 쇼트 코스(기술 강좌)에서 Samsung Electronics의 강연으로 D램 셀 기술의 트랜드를 과거부터 최신 상황까지 설명했다. 다른 하나는 12월 3일에 imec이 발표한 D램 셀 캐패시터의 연구 개발 성과다.(강연 번호 및 논문 번호는 2.7)



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채널장을 확보하면서 트랜지스터를 작게 하다

D램 셀의 셀 셀렉터용 트랜지스터로 가공치수의 축소를 주로 막는 것은 채널장이다. D램의 성능(속도)을 유지하기 위해서는 셀 셀렉터 트랜지스터의 게이트(워드선)에 가해지는 전압을 가급적 낮추지 않으면 안된다. 예를 들어 현재도 게이트에는 약 3V로 최첨단 로직에 비하면 대폭 높은 전압을 인가하고 있다.


이 때문에 게이트장(실리콘 표면과 평행하는 방향: 횡방향 치수)을 짧게 해도 채널은 짧지 않다. 거기서 게이트를 채우고 채널의 형상을 직선에서 곡선으로 바꾸고 채널장을 확보하는 방법이 채택되어 왔다. 이 플래너형 트랜지스터로부터 매립 채널형 트랜지스터로의 구조 변화는 2000년대에 일어나 이후로는 매립 채널의 구조를 개량함으로써 연명을 도모해 왔다.



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셀 셀렉터 트랜지스터에 있어서 또 하나의 큰 방향은 오프 상태에서 부전압의 인가다. 트랜지스터를 끄기 위해서 통상 게이트에 인가하는 전압은 제로 전압이다. 다만 미세화에 의해 트랜지스터의 이상한 전압이 내려오면 제로 전압에서도 리크 전류를 무시할 수 없게 된다.


거기서 오프 상태에서는 게이트에 부 전압을 인가하는 것으로 오프 전류를 작게 억제한다.



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셀 어레이의 레이아웃을 변경하여 셀 면적을 축소

D램 메모리 셀의 고밀도화에 크게 공헌한 기술로 레이아웃 변경이 있다. 반도체 메모리의 연구 개발에서 메모리 셀의 크기를 나타내는 지표로서 "F2(F의 제곱)"가 잘 사용된다. 미세 가공의 기술 노드(설계 룰)를 나타내는 치수 "F(Feature size의 약칭)"에 대해 F의 제곱의 몇배의 크기(면적)로 메모리 셀을 실현할 수 있는지를 나타내는 것이다.


F2에 대한 비율(배수)이 작으면 같은 미세 가공 치수(설계 룰)에서도 메모리 셀이 작아진다. D램에서는 90nm 세대까지는 F2에 대한 배수가 8의 메모리셀을 채택해 왔다. "8 F2"라고 표기한다.


그것이 65nm 세대 이후 D램에서는 메모리 셀의 레이아웃을 변경함으로써 F2에 대한 배수를 6으로 축소하게 되었다. 단순 계산에서는 같은 가공 치수에서도 메모리 셀의 밀도가 1.33배로 향상된다.


조금 더 설명하면 "8 F2"세대에서는 레이아웃에 "반복 비트선(폴데드 비트선)"이라고 부르는 센스 앰프로부터 쌍이 되는 비트선(BL와/BL)을 평행으로 배치하는 아키텍처가 채용되어 왔다. 이 아키텍처에는 비트선 페어로 노이즈가 절감되는 강점이 있었다. 레이아웃의 효율보다는 노이즈 내성을 중시한 레이아웃이라고 할 수 있다.


그러나 65nm 세대 이후가 되면서 노이즈 내성보다 밀도 향상을 중시한 레이아웃 '오픈 비트선'이 채택되게 됐다. 오픈 비트선에서는 센스앰프의 좌우에 비트선을 붙인다. 메모리 셀을 보다 효율적으로 채울 수 있게 되어 결과적으로 F2의 배수는 "6"으로 감소했다. 현재도 D램 셀의 레이아웃은 이 6F2가 주류다.




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차세대 D램은 크로스포인트 구조로 밀도를 1.5배 향상

또 다음 수단으로 고안되고 있는 것이 셀 트랜지스터의 구조를 바꾸는 것이다. 채널을 수직방향으로 하는 셀 트랜지스터의 도입에 따라 셀 트랜지스터와 셀 캐패시터를 거의 완전히 겹쳐 레이아웃 한다. 그 동안 셀 커패시터는 셀 트랜지스터의 층과 접속하는 관계로 셀 트랜지스터에 대한 레이아웃이였다. 이것은 매립 채널 구조의 셀 트랜지스터에서도 변하지 않았고, 메모리 셀의 면적이 증가하고 있었다고도 할 수 있다.


그런데 채널을 수직 방향으로 레이아웃하면 트랜지스터와 캐패시터가 거의 완전히 겹친다. 원리적으로는 워드선과 비트선의 교차점에 캐패시터를 배치할 수 있게 된다. 즉 크로스 포인트 구조다. 그러면 전술한 F2의 배수가 "4"로 줄어든다. 즉 원리적으로는 "4 F2"의 메모리 셀 면적이 되고, 메모리 셀 어레이의 밀도가 1.5배로 향상된다. 극단적으로 보면 이것만으로 16Gbit의 D램이 24Gbit의 D램이 된다. 이 차이는 크다.




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물론 과제는 있다. 바디가 전기적으로는 부유 상태(불안정)가 되는 것, 인접하는 워드선의 결합이 강해지는 것, 인접하는 비트선의 결합이 강해지는 것이라는 문제가 우려된다.



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캐패시터의 정전 용량이 서서히 저하

여기까지는 주로 셀 트랜지스터와 셀 레이아웃에 대해 기술해 왔다. 잊지 말아야 할 것이 셀 커패시터다.


셀 캐패시터는 신호 전하를 축적하는 중요한 역할을 담당한다. 기본 성능은 2가지로 정전용량과 리크전류다. 정전용량은 가능한 한 크게 한다. 신호대 잡음비를 벌기 위해서다. 리크 전류에는 최대 허용치가 있다. 허용치를 초과하면 데이터를 유지하는 시간이 짧아져 제품 사양에 있어 재충전 주기가 짧아진다. 바꿔 말하면 대기시 소비 전력이 증가한다.


정전 용량은 캐패시터 절연막의 비유 전율과 캐패시터 전극의 면적에 비례해 절연막의 막후에 반비례한다. 미세화에 의해서 설계 룰을 축소하면 캐패시터 전극의 면적이 감소한다. 즉 정전 용량이 저하된다. 정전 용량의 저하를 막기 위해 주로 2개의 수단이 채용되어 왔다.


하나는 절연막의 재료를 비유전율이 높은 재료(고유전율 재료)로 변경하는 것이다. 설계 룰이 200nm 이후 절연막의 재료는 비유전율보다 높은 재료로 몇 번이나 변경되어 왔다. 현행 세대의 D램 캐패시터로 잘 알려져 있는 절연막은 "ZAZ"라고 부르는 산화 지르코늄(ZrO2)과 아르미나(Al2O3), 산화 지르코늄(ZrO2)의 3층막이다.


다른 하나는 캐패시터 전극의 형상을 수직으로 펴거나 캐패시터 전극의 표면을 곡선으로 변경하거나 하는 것으로 전극의 면적을 버는 것이다. 캐패시터 전극의 형상은 실린더 혹은 컵처럼 되어 한층 더 높게(길게) 되어 왔다.


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그럼에도 불구하고 실제로는 2012년을 경계로 이후 캐패시터의 정전 용량이 꽤 급격하게 저하됐다. 그 때까지도 정전용량은 내려가고 있었지만 그 경향은 비교적 느슨했다. 그러나 새로운 고유전율 재료가 발견되지 않은 것과 캐패시터 전극의 높이를 올리는 비율이 무뎌져 온 것이 정전 용량을 급속히 낮추는 결과가 되고 있다.



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고유전률 재료의 캐패시터로 1x세대의 D램에 대응

캐패시터 전극의 형상에는 주로 실린더(컵)형과 필라(원주)형이 있다. 같은 높이에서 전극의 면적을 크게 확보할 수 있는 것은 실린더형인데 형상이 복잡하기 때문에 절연막의 품질에 대한 요구가 높은 것이 약점으로 지적된다. 절연막의 리크 전류가 문제가 되기 쉽다.


이것에 대해 필러형은 형상은 단순하게 되지만 아스펙트비를 높게 해야 하기 때문에 에칭이나 성막 등의 부문에서 과제가 있다. 여기서 필러의 형성을 2단계로 나누는 것에 의해 아스펙트비의 문제를 완화하는 것이 고안 되어 왔다.




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이번 IEDM에서는 필러형 셀 캐패시터의 아스펙트 비율을 완화하는 기술로서 imec가 종래보다 비유전율이 높은 새로운 고유전재에 의한 셀 캐패시터를 제안해 왔다. 재료는 티탄산 스트론튬(SrTiO3) 절연 재료와 루테늄(Ru) 전극 편성이다.


이 조합에 의해 금속/절연막/금속(MIM) 캐패시터를 개발한 결과 티탄산 스트론튬 막후가 11 nm 때에 118로 지극히 높은 비유전율을 얻을 수 있었다. 산화막 환산의 막후는 0.4 nm. 리크 전류는 0.1μA/평방 cm로 상당히 낮다.


imec는 또한 D램의 기술 노드와 셀 캐패시터의 로드맵을 공개했다. 18nm세대는 실린더(컵)형의 캐패시터를 사용한다. 16nm세대에서는 실린더형과 필러형 양쪽이 있으며 같은 정전용량에 대해 필러형은 가공치수가 짧아져 아스펙트비가 높아진다. 14nm세대와 12nm세대에서는 필러형의 캐패시터로 정전용량의 저하를 최대한 억제한다. 18nm 세대에서는 10fF인데 반해 16nm 세대에서는 8fF, 14/12nm 세대에서는 6fF라는 시나리오다.




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기억용량 확대폭이 2배에서 1.5배로 줄어들 가능성

D램 대기업 벤더에 의한 기술노드는 1Xnm세대가 양산중이며 1Ynm세대가 양산시작중, 1Z세대가 개발중인 상황이다. 구체적으로 1Xnm세는 18nm세대, 1Ynm세대는 17nm세대, 1Znm세대와는 16nm세대.


1Znm세대의 뒤는 1알파nm세대, 그 다음이 1베타 nm세대라는 것이 현재의 명칭이다. 1Znm세대까지의 조각이 그대로 이어진다고 가정하면 1β세대란 14nm세대인 셈이다. 4세대에서 4nm밖에 안 된다는 것은 과거 D램 개발에서는 상상할 수 없었던 일이다.


이러한 사실로부터 이해할 수 있는 것은 D램의 실리콘 다이당 대폭적인 대용량화를 성립시키는 주요한 수단은 미세화 이외의 기술적인 고안에 의하는 것이다. 그 수단이 버티컬 구조의 트랜지스터나 비유전율이 111인 초 고유전율 절연막을 사용하는 캐패시터가 될지는 알 수 없지만 요소 기술이 이미 존재하고 있다는 사실이 중요하다. 이들 요소 기술을 제품 수준으로 높이면 D램의 대용량화를 계속할 수 있기 때문이다.


가능성이 적지 않은 것은 기억용량 확대 폭이 앞으로 점점 줄어들 것이라는 시나리오다. 1990년대까지는 세대별로 4배였던 기억용량의 확대폭은 2000년대 이후로는 세대별로 2배가 되었다. 1Gbit의 다음은 2Gbit, 그 다음은 4Gbit이 되었고, 다음으로 8Gbit, 그리고 16Gbit로 기억용량이 확대되어 왔다.


16Gbit 에서는 2배라고 할 수 없다. 16Gbit의 다음은 32Gbit가 아니라 24Gbit가 될 가능성이 있다. D램 실리콘 다이 면적은 약 60m 이하라는 것이 하나의 기준(제조원가로는 2달러 이하라는 뜻)이므로 이 제한을 유지한다는 전제라면 기억용량의 대폭 확대는 기대하기 어렵고, 당분간은 이러한 것에 유의하면서 방향을 지켜보고 싶다.


출처 - https://pc.watch.impress.co.jp/docs/column/semicon/1156988.html

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ASUS는 USB Type-C 접속 게이밍 헤드셋 ROG Delta를 12월 7일에 발매한다. 가격은 오픈 프라이스.


USB Type-C로 호스트와 접속하지만 Type-C to Type-A 커넥터가 부속되어 PC, 게임기, 스마트폰 등 모든 디바이스와 접속할 수 있는 것이 특징.


Hi-Fi 그레이드를 어필하는 ESS 9218 Quad DAC을 탑재해 저역에서 초고역까지의 가청 주파수를 로스리스로 처리하며 S/N 비도 127dB를 실현했다. 무지개 색상의 360° RGB 라이팅을 탑재해 7개의 조명역과 360° 멀티 컬러 표시가 특징이며 1680만 색 이상의 색의 조합과 6개의 프리셋된 발광 패턴을 선택할 수 있다. Aura Sync도 지원하며 대응 제품과 발광을 동기화 할 수 있다.


그 외 인체공학에 기초한 D자형 이어컵, 직감적인 컨트롤 버튼, 착탈 가능한 단일 지향성 마이크, 두 종류의 이어 쿠션 등을 갖췄다. 직경 50mm의 네오디뮴 마그넷 드라이버를 채용하며 본체 중량은 387g.


출처 - https://pc.watch.impress.co.jp/docs/news/1156975.html



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대만 QNAP Systems는 10GBASE-T와 M.2 슬롯을 2개 장비한 가정용 팬리스 2베이 NAS HS-453DX를 발표했다.


AV기기와 같은 타입으로 높이 약 42.8mm의 초박형케이스를 채용하며 케이스의 좌우 끝에 3.5인치 베이를 갖추고, 뒷면에는 4K출력에 대응하는 HDMI 2.0, HDMI 1.4b를 장비한다. 동작시 노이즈는 6.2dBA(SSD 탑재) 또는 13.0dBA(HDD 탑재)


CPU는 팬리스로 동작하는 Celeron J4105(쿼드코어, 1.5GHz), AES-NI 하드웨어 암호화와 4K 동영상의 실시간 트랜스코드에도 대응한다. 제품 후면에는 기가비트 대응의 LAN 포트 1개와 USB Type-C 1포트, USB 3.0 2포트, USB 2.0 포트를 탑재한다.


본체에는 2개의 SATA 접속 M.2 슬롯과 메모리는 DDR4 SO-DIMM ×2로 구성되며 4GB ×의 HS-453DX-8G 모델과 2GB ×2의 HS-453DX-4G가 라인업 된다.


제품은 중량은 2.40kg.



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